外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

6.5.5.1. UDIMM、RDIMM、LRDIMM、SODIMMのDDR4トポロジーにおける1DPC (チャネルあたり1つのDIMM)

インターフェイスは、データバイト (DQ/DQS)、アドレス信号、コマンド信号 (BA、BG、RAS、CAS、WE、ACT、PAR)、コントロール信号 (CKE、CS、ODT)、およびクロック (CLK) に対応します。

次の図は、UDIMM、RDIMM、LRDIMMトポロジーにおけるPTHタイプのコネクターに対する信号接続トポロジーを表しています。

図 123. PTH DIMMコネクターを使用するDDR4 1DPC DIMMコンフィグレーションの信号接続

次の図は、UDIMM、RDIMM、LRDIMM、SODIMMトポロジーにおけるSMTタイプのコネクターに対する信号接続トポロジーを表しています。

図 124. SMT DIMMコネクターを使用するDDR4 1DPC DIMMコンフィグレーションの信号接続

次の表は、UDIMM、RDIMM、LRDIMM、SODIMMトポロジーにおけるチャネルあたり1つのDIMMに対する配線ガイドラインを、インターフェイスでサポートされるすべての信号に関して示しています。

表 109.  UDIMM、RDIMM、LRDIMM、SODIMMのコンフィグレーションにおけるDDR4 1DPC固有の配線ガイドライン
信号グループ セグメント 配線層 最大長 (mil) ターゲットZse (Ω) ターゲット幅W (mil) トレース間隔S1 (mil): グループ内 トレース間隔S2 (mil): CMD/CTRL/CLKからDQ/DQS トレース間隔S3 (mil): DQニブルからニブル トレース間隔 (mil)、DIFFペア内 トレース間隔 (mil)、DQSペアからDQ トレース間隔 (mil)、CLKペアからCMD/CTRL/CKE チャネル間の間隔 (DQからDQ、2つのチャネル間)
セグメント 合計MB
CLK BO1 US 50 4500   4 5、17 5、17   4   17  
BO2 SL 1000   4 5、17 5、17   4   17  
M SL   45 4.5   12 (3h)   4   12 (3)  
BI US 50   4   12 (3h)   4   12 (3h)  
CMD、CTRL、ALERT BO1 US 50 4500   4 5、17 5、17          
BO2 SL 1000   4 5、17 5、17          
M SL   45 4.5 8 (2h) 12 (3h)          
BI US 100   4 8 (2h) 12 (3h)          
DQ BO1 US 50 4500   3 5、17   17       17
BO2 SL 1000   3 5、17   17       17
M SL   50 3.5 8 (2h)   12 (3h)       16 (4h)
BI US 50   3.5 8 (2h)   12 (3h)       16 (4h)
DQS BO1 US 50 4500   3 5、17     4 17    
BO2 SL 1000   3 5、17     4 17    
M SL   50 3.5       4 12 (3h)    
BI US 50   3.5              
この表に示されているガイドラインの説明については、図 122 の直後に示されている箇条書きを参照してください。

次の図は、チャネルあたり1つのDIMMトポロジーのリセット信号スキームと配線ガイドラインを示しています。

図 125. 1DPC DIMMトポロジーのリセットスキーム

RESET信号のターゲット・インピーダンスは50オームです。RESET信号は、同じ層にある付近の他の信号に対して少なくとも3×hの間隔を保つ必要があります。このhは、トレースから最も近い基準面までの高さまたは距離を表しています。エンドツーエンドのRESETトレース長は制限されていませんが、5インチを超えないようにします。