外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

6.4.1.3. 最大インターフェイス数

特定のメモリープロトコルでサポートされる最大インターフェイス数は、使用しているFPGAによって異なります。

特に明記されていない限り、最大インターフェイス数の計算は、アドレスまたはコマンドピンが共有されていない独立したインターフェイスに基づき行われます。

注: 場合によっては、クロック・ネットワークの使用状況に応じてPLLクロック出力を共有する必要があります。

インテル® Agilex™ デバイスのインターフェイス情報に関しては、www.intel.comで提供されているEMIFデバイスセレクターを参照してください。

タイミング・クロージャーは、デバイスリソースと配線の使用方法によって決まります。タイミング・クロージャーの詳細に関しては、Intel Quartus Prime HandbookArea and Timing Optimization Techniquesの章を参照してください。