外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

7.3.1. インテル® Agilex™ FPGA EMIF IPのインターフェイス・ピン

インテル® Agilex™ FPGAにおいてトランシーバーの動作をサポートしないI/Oバンクは、外部メモリー・インターフェイスをサポートします。 ただし、DQS (データストローブまたはデータクロック) ピンとDQ (データ) ピンはデバイスのピンの表で一覧になっており、デバイスの特定の位置に固定されています。このピン位置に従い、配線の最適化、スキューの最小化、およびマージンの最大化を行います。DQSピンおよびDQピンの実際の位置は、ピンの表でかならず確認してください。

ピンの表はこのページ (https://www.intel.co.jp/content/www/jp/ja/support/programmable/support-resources/devices/lit-dp.html) から入手可能です。

注: 最大のインターフェイス幅は、利用可能なI/Oピン、およびDQSまたはDQグループの数に応じてデバイスごとに異なります。達成可能なインターフェイス幅もまた、デザインに必要なアドレスおよびコマンドピンの数によって異なります。適切なPLL、クロック、およびデバイスの配線リソースを利用できるようにするには、PCBのサインオフ前に、 インテル® Quartus® Prime開発ソフトウェアでIPをテストフィットさせます。

インテル® のデバイスは、次の要件以外に外部メモリー・インターフェイスの幅を制限しません。

  • 特定のデバイスで可能な最大のインターフェイス幅は、利用可能なDQSグループの数によって制限されます。
  • IPでの必要性に応じて、十分なクロック・ネットワークをインターフェイスPLLで使用できるようにします。
  • 選択したバンク内またはデバイスのサイドに十分なスペアピンが存在し、アドレスおよびコマンド、クロックピンの他の配置要件が含まれるようにします。
注: バンク数が多いほどスキューが大きくなるため、 インテル® では、目的のコンフィグレーションのテスト・プロジェクトをかならず生成し、それがタイミングを満たしているかを確認することを推奨しています。