外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

3.4.1. ハード・メモリー・コントローラー

インテル® Agilex™ のハード・メモリー・コントローラーは、高速、高性能、高い柔軟性およびエリア効率を達成するために設計されています。 インテル® Agilex™ のハード・メモリー・コントローラーは、DDR4のメモリー規格をサポートします。

ハード・メモリー・コントローラーは、効率的なパイプライン化技術と、コマンドおよびデータの動的な並べ替えを行う高度なアルゴリズムを実装しています。それにより帯域幅の使用率を改善し、レイテンシーを低減することで、高性能ソリューションを提供します。

コントローラーのアーキテクチャーはモジュラーであり、単一のI/Oバンクに収まります。この構造により、次の内容が可能になります。

  • 各I/Oサブバンクを次のいずれかとしてコンフィグレーション
    • 制御パスとしてメモリー・インターフェイスのすべてのアドレスおよびコマンドピンを駆動
    • データパスとしてDDRタイプのインターフェイスの最大32のデータピンを駆動
  • メモリー・コントローラーを任意の位置へ配置
  • 複数のバンクをまとめてパッキングし、最大72ビットの異なる幅のメモリー・インターフェイスを形成
  • 必要に応じてハード・メモリー・コントローラーをバイパスし、独自のカスタムIPを使用
図 73. ハード・メモリー・コントローラーのアーキテクチャー

ハード・メモリー・コントローラーは、次のロジックブロックで構成されます。

  • コア・インターフェイスおよびPHYインターフェイス
  • メイン制御パス
  • データ・バッファー・コントローラー
  • 読み出しおよび書き込みデータバッファー

コア・インターフェイスは Avalon® メモリーマップド・インターフェイスをサポートします。このインターフェイスは、アルテラPHYインターフェイス (AFI) を使用してPHYと通信します。制御パス全体は、メイン制御パスとデータ・バッファー・コントローラーに分かれています。