外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
Public
ドキュメント目次

13. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeのバージョン IPのバージョン 変更内容
2022.06.20 22.2 2.6.1
  • アーキテクチャーの章で、次の変更を行いました。
    • I/Oバンクの項で、サブバンクの並びを示す図を追加しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項で、表に行を追加しました。
  • シミュレーションの章で、Mentor Graphics* AXI4 Master BFM (Intel FPGA Edition) でのデザイン例のシミュレーションのセクションを追加しました。
  • DDR4の章で、DDR4 DIMMトポロジーにおけるスキュー・マッチング・ガイドラインおよびDDR4ディスクリート・コンフィグレーションにおけるスキュー・マッチング・ガイドラインの項内の表を修正しました。
  • QDR-IVの章で、QDR-IVのコンフィグレーションにおけるスキュー・マッチング・ガイドラインの項内の表を修正しました。
2022.03.28 22.1 2.6.1
  • アーキテクチャーの章で、次の変更を行いました。
    • キャリブレーションの問題をデバッグするためのガイドラインの項で、新しいステップ1を挿入しました。
    • ハードPHYでのカスタム・コントローラーの使用の項を追加しました。
  • メモリーIPのシミュレーションの章で、シミュレーションのオプションの項に、抽象I/O SSMのセクションを追加しました。
  • DDR4の章のボード・デザイン・ガイドラインのセクションで、さまざまなDDR4トポロジーでの インテル® Agilex™ EMIF固有の配線ガイドラインの項の図、および2番目の箇条書きを修正しました。
  • QDR-IVの章のボード・デザイン・ガイドラインのセクションで、次の変更を行いました。
    • リファレンス・スタックアップの項で、図およびそれに関する内容を追加しました。
    • QDR-IVのシングルデバイス・メモリー・トポロジーの項で、表に続く関連情報にリファレンスを追加しました。
    • QDR-IVのコンフィグレーションにおけるスキュー・マッチング・ガイドラインの項で、表の1行を修正し、1行を追加しました。
  • インテル® Agilex™ FPGA EMIF IP - I/Oのタイミング・クロージャーの章で、 *_ip_parameters.datファイルの理解とマスクポリゴンの作成の項を追加しました。
  • デバッグの章で、次の変更を行いました。
    • ハードウェアの問題の分類のセクションに、メモリーのタイミング・パラメーターの評価およびボードに正しいメモリー・コンポーネントまたはDIMMが取り付けられていることの確認の項を追加しました。
    • キャリブレーションの問題をデバッグするためのガイドラインの項に、新しいステップ1を挿入しました。
2022.01.31 21.4 2.6.0
  • デバッグの章のコンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用のセクションで、次の変更を行いました。
    • コンフィグレーション・レジスターとステータスレジスターの項で、表を修正しました。
    • アドレスパターン例 - ベーシックモードの項で、最後のダイアログボックスの画像と説明を修正しました。
2021.12.13 21.4 2.6.0
  • 製品アーキテクチャーの章で、次の変更を行いました。
    • 概要の項に、PHY専用モードを追加しました。
    • I/Oバンクの項で、ジッパーブロックのセクションの前の短い段落の最初の文、およびI/Oサブバンクの使用方法のセクションの最初の段落の最後の文を修正しました。
    • インテル® Agilex™ EMIF IPにおけるユーザーが要求するリセットの項から注記を削除しました。
  • エンドユーザーの信号の章で、AFI信号およびAFI 4.0のタイミング図のセクションを追加しました。
  • DDR4の章で、次の変更を行いました。
    • インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memoryの項で、グループ: Memory / Topologyの表のMemory formatパラメーターの説明にカスタムDIMMのサポートに関する注記を追加しました。また、Mode Register Settingsの表にFine granularity refreshパラメーターの説明を追加しました。
    • ボード・デザイン・ガイドラインのセクションのシングルランク x 8ディスクリート (コンポーネント) トポロジーおよびシングルランク x 16ディスクリート (コンポーネント) トポロジーの項で、alert_nピンには約10KΩの外部プルアップ抵抗が必要なことを示す内容を追加しました。
    • インテル® Agilex™ EMIFのピン入れ替えガイドラインの項で、 インテル® Quartus® Prime開発ソフトウェアで適用されるピンの入れ替え規則に関する注記の内容を追加しました。
  • QDR-IVの章で、リソース共有ガイドライン (複数のインターフェイス) の項からコア・クロック・ネットワークのセクションを削除しました。
ドキュメント・バージョン インテル® Quartus® Primeのバージョン IPのバージョン 変更内容
2021.10.04 21.3 2.5.0
  • アーキテクチャーの章で、次の変更を行いました。
    • I/Oバンクの項で、既存の図内の注記を修正し、新たに4つの図を追加しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項の2つの表を修正しました。
  • シミュレーションの章で、Mentor GraphicsSiemens EDAに変更し、 ModelSim - Intel FPGA EditionQuesta - Intel FPGA Editionに変更しました。
  • DDR4の章で、次の変更を行いました。
    • インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designsの項で、Example Designs with Multi-IPsの表を修正しました。
    • インテルAgilex EMIF DDR4 IPにおけるレジスターマップのIP-XACTのサポートの項を追加しました。
    • ピンのガイドラインのセクションの一般的なガイドラインの項で、ステップ9に注記を追加しました。
    • DIMMのコンフィグレーションにおけるスキュー・マッチング・ガイドラインの項で、表に2行を追加しました。
    • DDR4ディスクリート・コンフィグレーションにおけるスキュー・マッチング・ガイドラインの項で、表に2行を追加しました。
  • コントローラーの最適化の章で、コントローラーの繰り上げおよび先送りリフレッシュ (DDR4専用) の項を追加しました。
  • デバッグの章で、次の変更を行いました。
    • コンフィグレーション・レジスターとステータスレジスターの項内の表を更新しました。
    • アドレスパターンの項を更新しました。
    • アドレスパターンの項を更新し、次の項を新しく追加しました。
      • アドレス・ジェネレーターのモード
      • アドレス・ジェネレーターのMSBインデックス
      • アドレス・ジェネレーターの有効幅
      • アドレス・ジェネレーターの相対頻度
      • アドレスパターン例 - ベーシックモード
      • アドレスパターン例 - アドバンスト・モード
    • トラフィック・ジェネレーターのステータスの項内の表を更新しました。
    • トラフィック・ジェネレーターのコンフィグレーションの項で、Configurationsタブの図を更新し、いくつかの図を新しく追加しました。
2021.07.09 21.2 2.4.2 デバッグの章のトラフィック・ジェネレーターのステータスの項で、エラーコードの表のコード値列を修正しました。
2021.06.21 21.2 2.4.2
  • アーキテクチャーの章で、次の変更を行いました。
    • キャリブレーション・アルゴリズムのセクションを追加しました。
    • ハード・メモリー・コントローラーの機能の項内の表で、ECCサポートの説明に情報を追加しました。
    • ハード・メモリー・コントローラーのメイン制御パスの項内の表で、ECCコントローラーの説明に情報を追加しました。
  • シミュレーションの章のキャリブレーション・モードの項で、Skip Calibrationモードの説明に情報を追加しました。
  • デバッグの章で、次の変更を行いました。
    • EMIFデバッグ・ツールキットの使用のセクションにキャリブレーションの問題をデバッグするためのガイドラインを追加しました。
    • コンフィグレーション・レジスターとステータスレジスターの項内の表に、TG_VERSIONレジスターおよびTG_STARTレジスターの説明を追加しました。
    • トラフィック・ジェネレーターでのトラフィックの開始の項のユーザー・トラフィックのセクションで、文を修正しました。
    • TG2トラフィック・ジェネレーターのコンフィグレーション例の項を追加しました。
2021.03.29 21.1 2.4.0
  • エンドユーザーの信号の章で、インターフェイス: ctrl_ecc_statusの表のポートの説明からピンポンPHYに関する内容を削除しました。
  • 製品アーキテクチャーの章で、次の変更を行いました。
    • I/Oバンクの項で、R29A、R31B、R31CパッケージデバイスのI/Oチェーン接続図を追加しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項で、AVSTおよび4つのI/Oレーンでのアドレス/コマンド・スキームを使用するDDR x72 EMIFの表に3行を追加しました。
  • DDR4の章で、データ、データストローブ、DM/DBI、およびオプションのECC信号の項から冗長な段落を削除しました。
  • デバッグの章で、次の変更を行いました。
    • 表154. コンフィグレーション・レジスターとステータスレジスターで、TG_CLEARレジスターの説明を修正しました。また、表の下部に3行を追加しました。
    • 表156. エラーコードで、表の下部にERR_BURSTLENGTH_OVERFLOW_ON_FIRST_WRITEコード名の行を追加しました。
    • トラフィック・ジェネレーターのステータスレポートの項で、次の変更を行いました。
      • TG Status Report (合格トラフィック・パターン) の図を差し替えました。
      • TG Status Report (不合格トラフィック・パターン) の図を差し替えました。
      • TG Status Report (無限トラフィック実行時) の図を差し替えました。
      • TG Status Report (オーバーフローするアドレス空間への書き込み) の図を追加しました。
    • コントロール・レジスターおよびステータスレジスターの表で、0x40エントリーのレジスター名を変更しました。
2021.01.20 20.4 2.3.0
  • DDR4の章で、インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designsの項にグループ: Example Designs / Example Design with Multi-IPsの表を追加しました。
2020.12.14 20.4 2.3.0
  • 製品アーキテクチャーの章で、AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項の表に関連する文を再構成しました。
  • エンドユーザーの信号の章で、AFI信号およびAFI 4.0のタイミング図のセクションを削除しました。
  • DDR4の章で、次の変更を行いました。
    • x4 DIMMの実装の項を変更しました。
    • シングルランク x 8およびRランク x 16のディスクリート (コンポーネント) トポロジーにおけるADDR/CMD基準電圧とリセット信号の配線ガイドラインの項を変更しました。
  • デバッグの章で、次の変更を行いました。
    • デザイン例へのインターフェイスの追加の項を、複数の外部メモリー・インターフェイスを備えるデザイン例の作成に置き換えました。
    • 生成されたデザイン例でのトラフィック・ジェネレーターの使用の項を、デフォルトのトラフィック・ジェネレーターの使用のセクションに置き換えました。
    • コンフィグレーション可能なトラフィック・ジェネレーター (TG2) のセクションタイトルを、コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用に変更しました。
2020.10.05 20.3 2.3.0
  • 外部メモリー・インターフェイス・インテルAgilex FPGA IPについての章で、リリース情報の項を更新しました。
  • 製品アーキテクチャーの章で、I/Oバンクの項にデバイスパッケージを追加しました。また、AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項で、表を拡張しました。
  • エンドユーザーの信号の章のMMR一覧のセクションで、ecc6: 最新のドロップされた訂正コマンドのアドレスの項にECCエラー情報を追加しました。
  • タイミング・クロージャーの章で、最初の文に軽微な内容を追加しました。
  • インテル® Agilex™ FPGA EMIF IP – タイミング・クロージャーの章を追加しました。
  • デバッグの章で、次の変更を行いました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションで、次の項に変更を加えました。
      • トラフィック・ジェネレーターの再実行 (アドレス順序の変更に関する情報を追加)
      • Calibration Report タブ
      • Calibrate Terminationタブ (文を再構成し、画像を追加)
      • ISSPタブ (表の下部に行を追加)
      • Eye Viewerにおけるレポートのグラフィカル表示 (アイ・ダイアグラムを追加)
    • コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の説明のセクションで、次の項に変更を加えました。
      • デザイン例でのトラフィック・ジェネレーターのイネーブル
      • コンフィグレーション・レジスターとステータスレジスター (TG_TEST_BYTEENレジスターの説明を変更)
      • トラフィック・ジェネレーターのコンフィグレーション (画像を更新)
      • トラフィック・ジェネレーターのプリセットの選択 (新しい項)
      • トラフィック・ジェネレーターのステータスレポート (画像を更新)
    • オンチップ・デバッグ・ポートのセクションで、次の項に変更を加えました。
      • I/O SSM calbusブリッジのデータ構造と使用法 (注記と図を追加し、DQSツリー構造の表を変更)
      • パラメーター・テーブルの配列 (の表で2 (DQS_C) の内容を変更)
      • デバッグデータの構造 (mem_summary_reportの表でcur_interface_idxの内容を変更し、debug_cal_data_structセクションの文を訂正)
      • 例: オンチップ・デバッグ・ポートでのキャリブレーション結果とマージンの読み取り
    • Efficiency Monitorのセクションで、次の項に変更を加えました。
      • デザイン例でのEfficiency Monitorのイネーブル (箇条書きの2番目の内容と画像を更新)
      • コントロール・レジスターおよびステータスレジスター (表の最後の行を更新)
      • Efficiency Monitor Toolkitの起動 (画像を更新)
2020.06.22 20.2 2.2.0
  • 製品アーキテクチャーの章で、 インテル® Agilex™ のキャリブレーションの段階および インテル® Agilex™ におけるキャリブレーション・アルゴリズムの項で、軽微な変更を行いました。
  • 機能のシミュレーションの実行の章のシミュレーションの概要の項で、文と図を追加しました。
  • デバッグの章の外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクション全体で、画像を更新しました。
  • デバッグの章のコンフィグレーション可能なトラフィック・ジェネレーター (TG2) のセクションでいくつかの変更を行いました。
    • デフォルトのトラフィック・パターンコンフィグレーション・レジスターとステータスレジスターTest Duration/InstructionパターンAddressパターンの項で、用語の軽微な変更を行いました。
    • トラフィック・ジェネレーターでのトラフィックの開始の項の内容を拡張しました。
    • トラフィック・ジェネレーターのコンフィグレーションおよびトラフィック・ジェネレーターのステータスレポートの項で、画像を更新しました。
  • デバッグの章で、EMIFオンチップ・デバッグ・ポートのセクションを追加しました。
2020.04.27 20.1 2.1.0
  • DDR4の章の一般的なガイドラインの項で、ガイドライン2およびガイドライン3を変更し、ガイドライン11を追加しました。
  • QDR-IVの章で、次の変更を行いました。
    • 一般的なガイドラインの項で、ガイドライン2およびガイドライン3を変更し、ガイドライン11を追加しました。
    • リソース共有ガイドライン (複数のインターフェイス) の項のI/Oバンクのセクションにガイドライン4を追加しました。
2020.04.13 20.1 2.1.0
  • 概要の章で、次の変更を行いました。
    • QDR-IVのサポートを インテル® Agilex™ EMIF IPのプロトコルと機能のサポートの項に追加しました。
    • QDR-IVのパラメーターの説明へのリンクを インテル® Agilex™ EMIF IPのデザイン・チェックリストの項に追加しました。
  • アーキテクチャーの章で、次の変更を行いました。
    • QDR-IVのサポートを概要の項に追加しました。
  • エンドユーザーの信号の章で、次の変更を行いました。
    • QDR-IVのインターフェイスと信号を、インターフェイスと信号の説明のセクションに追加しました。
    • AFI 4.0のタイミング図のセクションで、Write data sequence with CRCを削除しました。
    • メモリー・マップド・レジスター (MMR) 一覧のセクションで、ctrlcfg1sbcfg1caltiming4の表に変更を加えました。
  • インテル® Agilex™ FPGA EMIF IP – QDR-IVのサポートの章を追加しました。
  • デバッグの章で、次の変更を行いました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションで、多数の変更を行いました。
    • コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の説明のセクションを追加しました。
2020.02.10 19.4 2.0.0
  • DDR4の章で、次の変更を行いました。
    • x4 DIMMの実装の項をピンおよびリソースのプランニングのセクションに追加しました。
    • クラムシェル・トポロジーの項をDDR4におけるボード・デザイン・ガイドラインのセクションに追加しました。
  • デバッグの章の断続的な問題の評価の項で、最後の文を変更しました。
2019.12.16 19.4 2.0.0
  • アーキテクチャーの章で、次の変更を行いました。
    • I/Oバンクの項で、図7に続く最初の文を変更しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項を追加しました。
  • DDR4の章で、次の変更を行いました。
    • DDR4におけるボード・デザイン・ガイドラインのセクションを拡張しました。
  • デバッグの章で、次の変更を行いました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションを追加しました。
  • 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド・アーカイブの項を追加しました。
2019.10.18 19.3  
  • 概要の章で、EMIF IPのデザインフローのフローチャートを改訂しました。
  • 製品アーキテクチャーの章で、次の変更を行いました。
    • EMIFのアーキテクチャー: I/Oサブシステムの項で、インテルAgilexのI/Oサブシステムの図を更新しました。
    • EMIFのアーキテクチャー: I/O SSMの項で、最初の段落を変更し、接続図を更新しました。
    • EMIFのアーキテクチャー: I/Oレーンの項で、ピン・インデックスのマッピングの表を変更しました。
    • ハード・メモリー・コントローラーのメイン制御パスの項のメイン制御パスのコンポーネントの表で、Quasi-1Tの情報をアービター・コンポーネントの説明に追加しました。
    • ハード・プロセッサー・サブシステム向け インテル® Agilex™ EMIFの項の冒頭の注記を削除しました。
  • DDR4のサポートの章で、次の変更を行いました。
    • ボードスキューの計算式のセクションを削除しました。
    • DDR4におけるUDIMM、RDIMM、LRDIMMのピンオプションの表で、クロックピンの内容を変更しました。
    • Channel Signal Integrity MeasurementおよびPackage Deskewのセクションを削除しました。
  • タイミング・クロージャーの章で、次の変更を行いました。
    • タイミング・クロージャーの項で、コアからペリフェラル (C2P) およびペリフェラルからコア (P2C) の説明を変更しました。
    • 早期のI/Oタイミング見積もりに関する内容を削除しました。
  • コントローラーの最適化の章で、次の変更を行いました。
    • バンク・インターリーブの項で、サポートされている3つのインターリーブ・オプションの名前を変更しました。
    • オートプリチャージを使用することによるDDR4インターフェイスでの最大メモリー帯域幅の実現の項で、例について説明している段落の内容を追加しました。
  • デバッグの章で、次の変更を行いました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションを追加しました。
    • 生成されたデザイン例でのトラフィック・ジェネレーターの使用の項を追加しました。
2019.07.31 19.2 1.2.0
  • 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPについての章を追加しました。
  • 製品アーキテクチャーの章のハード・プロセッサー・サブシステム向け インテル® Agilex™ EMIFの項で、表のメモリー形式の説明を16GBのサポートから32GBのサポートに変更しました。
  • インテル® Agilex™ FPGA EMIF IP — エンドユーザーの信号の章で、次の変更を行いました。
    • 表10、DDR4に対するインターフェイスからemif_usr_reset_n_secおよびemif_usr_clk_secを削除しました。
    • 項3.1.1.10 (DDR4のmem) で、表内のmem_aの説明を変更しました。
    • 項3.1.1.18 (emif_usr_reset_n_sec for DDR4) および項3.1.1.19 (emif_usr_clk_sec for DDR4) を削除しました。
    • sbcfg1sideband2 sideband3sideband5sideband8sideband10sideband15 インテル® Agilex™ EMIF IPのメモリー・マップド・レジスター (MMR) 一覧の表から削除しました。
    • dramtiming0のMMRの表で、2行目のビットHighの値を変更しました。
    • caltiming4のMMRの表で、4行目のフィールド名および詳細を変更しました。
    • sideband13のMMRの表の詳細列で、いくつかの変更を行いました。
    • sideband14のMMRの表で、フィールドビットHighビットLow詳細の値を変更しました。
  • DDR4の章の インテル® Agilex™ EMIF IPにおけるDDR4のパラメーター: Memoryの項で、次の変更を行いました。
    • グループ: Memory / Topologyの表で、Enable ALERT#/PAR pinsパラメーターを削除し、ALERT# pin placementパラメーターの説明を再構成しました。
  • インテル® Agilex™ EMIF IPにおけるDDR4のパラメーター: Mem I/Oの項で、SPD Byte 145-147 - DB MDQ Drive Strength and RTTパラメーターの説明を改訂しました。
  • インテル® Agilex™ EMIF IPにおけるDDR4のパラメーター: Diagnosticsの項で、次の変更を行いました。
    • グループ: Diagnostics / Example Designの表を追加しました。
    • グループ: Diagnostics / Traffic Generatorの表を追加しました (今後のサポートとして記されています)。
    • グループ: Diagnostics / Performanceおよびグループ: Diagnostics / Miscellaneousの表を追加しました。
  • インテル® Agilex™ EMIF IPにおけるDDR4のパラメーター: Example Designsの項を追加しました。
  • インテル® Agilex™ FPGA EMIF IP - タイミング・クロージャーの章で、タイミングの最適化を更新しました。
  • このドキュメント全体で、ピンポンPHYの内容を削除しました。
2019.04.02 19.1  
  • 初版