外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

6.4.3.7. データ、データストローブ、DM/DBI、およびオプションのECC信号

DDR4 SDRAMデバイスは、双方向の差動データストローブを使用します。 差動DQSの動作では、クロストークが低減し、ストローブ出力ドライバーの同時スイッチング・ノイズが減少するため、システムのタイミングが改善されます。DQピンもまた、双方向です。

DDR4 SDRAMインターフェイスのDQピンは、インターフェイスの幅に関係なく、選択しているメモリーデバイスまたはDIMMに応じて×4または×8モードのDQSグループで動作することができます。×4および×8のコンフィグレーションでは、1組の双方向データストローブ信号 (DQSおよびDQSn) を使用して入力データをキャプチャーします。ただし、×16のコンフィグレーションでは、UDQSとUDQS# (上位バイト) およびLDQSとLDQS# (下位バイト) の2 組のデータストローブが必要です。DQピンのグループでは、それぞれのDQSおよびDQSnピンとの関連付けを維持する必要があります。

DQ信号は、メモリーからの読み出し時にDQS信号とエッジでアライメントされ、メモリーへの書き込み時にDQS信号と中央でアライメントされます。メモリー・コントローラーは、書き込み動作時にDQ信号を–90度シフトしてDQ信号とDQS信号を中央でアライメントします。PHY IPは読み出し時にDQS信号を遅延させるため、DQ信号とDQS信号はキャプチャー・レジスターにおいて中央でアライメントされます。 インテル® のデバイスでは、フェーズ・ロック・ループ (PLL) を使用して書き込み時にDQS信号をDQ信号に対して中央にアライメントします。また、専用のDQS位相シフト回路を使用し、読み出し時に受信するDQS信号をシフトします。次の図は、SDRAMからの読み出しにおいてDQS信号が90度シフトされている例を表しています。

図 112. Burst-of-FourモードでのSDRAM読み出しにおけるエッジ・アライメントされたDQとDQSの関係


次の図は、Burst-of-Fourでの書き込み時におけるデータとデータストローブの関係を表す例です。

図 113. Burst-of-FourモードでのSDRAM書き込みにおけるDQとDQSの関係


書き込み時のDQおよびDMピンにおけるメモリーデバイスのセットアップ (tDS) およびホールド (tDH) 時間は、CKまたはCK#クロックではなく、DQS書き込み信号のエッジに相対します。セットアップとホールドの要件は必ずしもバランスが取れているわけではありません。

DQS信号は、tDQSS要件を満たすために、システムクロックのポジティブエッジで生成されます。DQおよびDM信号はシステムクロックから-90度シフトしたクロックを使用するため、SDRAMに到達する際にDQSのエッジがDQまたはDM信号の中央に配置されます。DQS、DQ、およびDMのボードトレース長は厳密に一致している必要があります (20ps以内)。

SDRAMは、DMピンを書き込み動作時に使用します。DMピンがLowに駆動されている場合は、書き込みが有効であることを示しています。DMピンがHighに駆動されると、メモリーはDQ信号をマスクします。 インテル® では、DM信号を生成する際に、それぞれのデータと同じDQSグループ内のスペアDQピンを使用し、スキューを最小限に抑えることを推奨しています。

SDRAMの入力におけるDM信号のタイミング要件は、DQデータのタイミング要件と同じです。–90度シフトされたクロックを使用するDDRレジスターで、DM信号は作成されます。

DDR4は他のSDRAMと同様にDMをサポートしますが、DDR4の場合、DMは同じピンを介してデータバス反転 (DBI) をサポートするため、アクティブLowであり双方向です。DMは、モードレジスター設定によってDBIと多重化されており、一度に1つの機能のみを有効にすることができます。DBIは、真のデータまたは反転データのどちらを格納/出力するかを識別する入力/出力です。有効にすると、DBIがLowの場合は、書き込み動作時にデータが反転されてDDR4 SDRAM内に格納されます。また、読み出し動作時にデータは反転されて出力されます。DBIがHighの場合、データは反転されません。 インテル® Agilex™ インターフェイスの場合、DM/DBIピンをDQピンとペアにする必要はありません。

一部のSDRAMモジュールは誤り訂正符号 (ECC) をサポートしているため、コントローラーでデータ転送のエラーを検出し自動的に訂正することが可能です。72ビットのSDRAMモジュールには、64個のデータピンに加えて8個の追加データピンが含まれています。この8個の追加ECCピンは、FPGA上の単一のDQSまたはDQグループに接続する必要があります。