AN 763: インテル® Arria® 10 SoCデバイスのデザイン・ガイドライン

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ID 683192
日付 8/14/2020
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要 2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン 3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン 4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン 5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要 x
1.1. SoC FPGAの設計者に向けたチェックリスト 1.2. SoC FPGAデザインに向けたHPSのデザイン・ガイドラインの概要 1.3. SoC FPGAデザインに向けたボード・デザイン・ガイドラインの概要 1.4. SoC FPGAデザインに向けたエンベデッド・ソフトウェアのデザイン・ガイドラインの概要 1.5. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要の改訂履歴
2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン x
2.1. HPSメモリーマップド・インターフェイスの概要 2.2. 推奨されるシステムトポロジー 2.3. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドラインの改訂履歴
2.1. HPSメモリーマップド・インターフェイスの概要 x
2.1.1. HPS-to-FPGAブリッジ 2.1.2. Lightweight HPS-to-FPGAブリッジ 2.1.3. FPGA-to-HPSブリッジ 2.1.4. FPGA-to-SDRAMポート 2.1.5. インターフェイスの帯域幅
2.2. 推奨されるシステムトポロジー x
2.2.1. FPGAファブリックへのHPSのアクセス 2.2.2. キャッシュ・コヒーレンシーの維持 2.2.3. FPGAとデータを共有するMPU 2.2.4. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例
2.2.2. キャッシュ・コヒーレンシーの維持 x
2.2.2.1. ACPに関連するロックアップの回避
2.2.4. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例 x
2.2.4.1. 例1: FPGAでHPS SDRAMから直接データを読み出す 2.2.4.2. 例 2: FPGAでHPS SDRAMにデータを直接書き込む 2.2.4.3. 例3: FPGAでキャッシュ・コヒーレンシーなデータをHPSから読み取る 2.2.4.4. 例4: FPGAでキャッシュ・コヒーレントなデータをHPSに書き込む
3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン x
3.1. SoC FPGAデザインの開始 3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 3.4. HPS EMIFに関するデザインの考慮事項 3.5. DMAに関する考慮事項 3.6. インテル® Arria® 10 SoC FPGAのHPS部分に関するデザイン・ガイドラインの改訂履歴
3.1. SoC FPGAデザインの開始 x
3.1.1. HPS-to-FPGAインターフェイスのデザインに推奨される開始点 3.1.2. SoC FPGAトポロジーの決定
3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 x
3.2.1. HPSピンの多重化に関するデザインの考慮事項 3.2.2. HPS I/Oの設定: 制約とドライブ強度
3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 x
3.3.1. HPSのクロックのプランニング 3.3.2. 早期のピン・プランニングとI/O割り当ての解析 3.3.3. HPSのクロック、リセット、PoRのピンの機能と接続 3.3.4. 内部クロック 3.3.5. FPGAのリコンフィグレーションおよびFPGAのコンフィグレーション失敗時におけるHPSのリセット 3.3.6. HPSペリフェラルのリセット管理
3.4. HPS EMIFに関するデザインの考慮事項 x
3.4.1. HPSをSDRAMに接続するための考慮事項 3.4.2. HPS SDRAM I/Oの位置 ガイドライン: これらの自動的に生成されるデフォルトのピン位置の割り当てを使用します。 ガイドライン: ボードレイアウトを確定する前に、「output_files」サブフォルダーにあるQuartusプロジェクトのピンアウトファイルで、HPSメモリー・コントローラーI/Oの位置を確認します。 ガイドライン: 早期I/Oリリースのブートフローを使用する場合は、HPSメモリー・インターフェイスに関連するI/Oがすべて、次の表に示されているアクティブなHPS I/Oバンク内にあることを確認します。 ガイドライン: 自動的に作成されたデフォルトのピンの位置を変更する場合は、EMIF HandbookのVol 3、第2章の「Restrictions on I/O Bank Usage for Arria 10 EMIF IP with HPS」の内容を参照してください。 ガイドライン: HPS IP向けArria 10 EMIFで使用されるI/O レーン内の未使用のピン位置は、FPGAファブリックでアクセスすることが可能です。 3.4.3. Arria 10 HPS EMIFとSoC FPGAデバイスの統合 3.4.4. HPSメモリーのデバッグ
3.4.2. HPS SDRAM I/Oの位置 x
ガイドライン: これらの自動的に生成されるデフォルトのピン位置の割り当てを使用します。 ガイドライン: ボードレイアウトを確定する前に、「output_files」サブフォルダーにあるQuartusプロジェクトのピンアウトファイルで、HPSメモリー・コントローラーI/Oの位置を確認します。 ガイドライン: 早期I/Oリリースのブートフローを使用する場合は、HPSメモリー・インターフェイスに関連するI/Oがすべて、次の表に示されているアクティブなHPS I/Oバンク内にあることを確認します。 ガイドライン: 自動的に作成されたデフォルトのピンの位置を変更する場合は、EMIF HandbookのVol 3、第2章の「Restrictions on I/O Bank Usage for Arria 10 EMIF IP with HPS」の内容を参照してください。 ガイドライン: HPS IP向けArria 10 EMIFで使用されるI/O レーン内の未使用のピン位置は、FPGAファブリックでアクセスすることが可能です。 3.4.2.1. I/Oバンク2K、レーン0、1、2 (Addr/Cmd) 3.4.2.2. I/Oバンク2K、レーン3 (ECC) 3.4.2.3. I/Oバンク、2J (データ) 3.4.2.4. I/Oバンク、2I (データ、64、72ビット・インターフェイス)
3.5. DMAに関する考慮事項 x
3.5.1. DMAコントローラーの選択 3.5.2. HPSインターコネクトによるDMAマスターの帯域幅の最適化
4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン x
4.1. オンボード電源の立ち上げとブートROM/ブートローダーのデバッグ 4.2. FPGAのリコンフィグレーション 4.3. HPSの消費電力に関するデザインの考慮事項 4.4. HPSのバウンダリー・スキャン 4.5. HPSインターフェイスのデザイン・ガイドライン 4.6. 未使用HPSブロックの接続ガイドライン 4.7. インテル® Arria® 10 SoC FPGAのボード・デザイン・ガイドラインの改訂履歴
4.2. FPGAのリコンフィグレーション x
4.2.1. HPSのリブートによるフラッシュ・アップデート 4.2.2. SoC FPGAのパーシャル・リコンフィグレーション
4.3. HPSの消費電力に関するデザインの考慮事項 x
4.3.1. システムおよびボードの早期プランニング 4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 4.3.4. 消費電力の解析 4.3.5. 消費電力の最適化
4.3.1. システムおよびボードの早期プランニング x
4.3.1.1. 早期消費電力見積もり
4.3.1.1. 早期消費電力見積もり x
4.3.1.1.1. Mainワークシート 4.3.1.1.2. IOワークシート 4.3.1.1.3. IO-IPワークシート 4.3.1.1.4. HPSワークシート
4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 x
4.3.2.1. デバイスの消費電力とHPS性能の検討 4.3.2.2. 必要なHPSブートクロック周波数の検討
4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 x
4.3.3.1. デバイスの電源投入 4.3.3.2. 電源ピンの接続と電源
4.3.5. 消費電力の最適化 x
4.3.5.1. プロセッサーとメモリーのクロックスピード 4.3.5.2. MPUのスタンバイモードとダイナミック・クロック・ゲーティング 4.3.5.3. ペリフェラルにおける電源管理 4.3.5.4. 電源を切断することによる電源管理
4.5. HPSインターフェイスのデザイン・ガイドライン x
4.5.1. HPS EMAC PHYインターフェイス 4.5.2. USBインターフェイスのデザイン・ガイドライン 4.5.3. QSPIフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.4. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 4.5.5. QSPIおよびSD/MMC/eMMCへのフラッシュ・メモリー・リセットの提供 4.5.6. NANDフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.7. UARTインターフェイスのデザイン・ガイドライン 4.5.8. I2Cインターフェイスのデザイン・ガイドライン
4.5.1. HPS EMAC PHYインターフェイス x
4.5.1.1. 共有I/Oを介して接続されるPHYインターフェイス 4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス 4.5.1.3. MDIO 4.5.1.4. PHYインターフェイスに関するデザイン上の一般的な考慮事項
4.5.1.1. 共有I/Oを介して接続されるPHYインターフェイス x
4.5.1.1.1. RMII 4.5.1.1.2. RGMII
4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス x
4.5.1.2.1. GMII/MII 4.5.1.2.2. RMIIへの適合 4.5.1.2.3. SGMIIへの適合
4.5.1.4. PHYインターフェイスに関するデザイン上の一般的な考慮事項 x
4.5.1.4.1. シグナル・インテグリティー
5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1. HPSに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン 5.2. サポートと関連資料 5.3. インテル® Arria® 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン改訂履歴
5.1. HPSに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1.1. 目的 5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築 5.1.3. アプリケーションに向けたオペレーティング・システムの選択 5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築 5.1.5. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築 5.1.6. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 5.1.7. ブート・ローダー・ソフトウェアの選択 5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択 5.1.9. ボードの立ち上げに関する考慮事項 5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項 5.1.11. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項 5.1.12. HPS ECCに関するデザインの考慮事項 5.1.13. セキュリティーに関するデザインの考慮事項 5.1.14. エンベデッド・ソフトウェアのデバッグとトレース
5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築 x
5.1.2.1. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
5.1.3. アプリケーションに向けたオペレーティング・システムの選択 x
5.1.3.1. LinuxまたはRTOSの使用 5.1.3.2. ベアメタル・アプリケーションの開発 5.1.3.3. ベアメタル・フレームワークとしてのブートローダーの使用 5.1.3.4. 対称型および非対称型マルチプロセッシング・モード (SMPおよびAMP)
5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築 x
5.1.4.1. Linux向けゴールデン・システム・リファレンス・デザイン (GSRD) 5.1.4.2. Linux向けGSRDのビルドフロー 5.1.4.3. ソースコード管理における考慮事項 5.1.4.4. Linuxのデバイスツリーに関するデザインの考慮事項
5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択 x
5.1.8.1. ソフトウェア・ビルド・ツールの選択 5.1.8.2. ソフトウェア・デバッグ・ツールの選択 5.1.8.3. ソフトウェア・トレース・ツールの選択
5.1.9. ボードの立ち上げに関する考慮事項 x
5.1.9.1. SDRAM初期化の計画
5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項 x
5.1.10.1. ブートにおけるデザインの考慮事項 5.1.10.2. コンフィグレーション
5.1.10.1. ブートにおけるデザインの考慮事項 x
5.1.10.1.1. ブートソース 5.1.10.1.2. 必要なフラッシュデバイスの選択 5.1.10.1.3. BSELのオプション 5.1.10.1.4. ブートクロック 5.1.10.1.5. ブートヒューズの使用方法の決定 5.1.10.1.6. CSELのオプション 5.1.10.1.7. フラッシュのプログラミング方法の決定 5.1.10.1.8. NANDフラッシュデバイスの選択 5.1.10.1.9. QSPIフラッシュデバイスの選択 5.1.10.1.10. 参考資料
5.1.10.2. コンフィグレーション x
5.1.10.2.1. 従来のコンフィグレーション 5.1.10.2.2. HPSで開始するコンフィグレーション
5.1.12. HPS ECCに関するデザインの考慮事項 x
5.1.12.1. ECCに関する一般的なデザインの考慮事項 5.1.12.2. 外部SDRAMインターフェイスのECC 5.1.12.3. L2キャッシュ・データ・メモリーのECC 5.1.12.4. フラッシュメモリーのECC
5.2. サポートと関連資料 x
5.2.1. サポート 5.2.2. ハードウェアの関連資料 5.2.3. ソフトウェアの関連資料
5.2.3. ソフトウェアの関連資料 x
5.2.3.1. インテル® Arria® 10 SoC開発キット向けビルド済みブートローダー例
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要
2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン
3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン
4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン
5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン

3.4.2. HPS SDRAM I/Oの位置

ガイドライン: これらの自動的に生成されるデフォルトのピン位置の割り当てを使用します。

HPS IP向けArria 10 EMIFは、すべての外部メモリー・インターフェイス信号に対するデフォルトのピン位置の割り当てを制約ファイル内に含みます。これはIP生成時に作成され、デザインのコンパイル時に インテル® Quartus® Primeによって読み取られます。

ガイドライン: ボードレイアウトを確定する前に、「output_files」サブフォルダーにあるQuartusプロジェクトのピンアウトファイルで、HPSメモリー・コントローラーI/Oの位置を確認します。

デフォルトで、 インテル® Quartus® Primeは、出力レポート、ログファイルおよびプログラミング・ファイルをプロジェクト・フォルダーの「output_files」サブフォルダーに生成します。HPS EMIFのピン位置を含むデザインのピンアウトは、コンパイル後に、.pinテキストファイルを確認します。

ガイドライン: 早期I/Oリリースのブートフローを使用する場合は、HPSメモリー・インターフェイスに関連するI/Oがすべて、次の表に示されているアクティブなHPS I/Oバンク内にあることを確認します。

早期I/Oリリースのブートフローを使用する際は、機能しているHPSメモリー・インターフェイスに必要なI/Oがすべて、次の表で示されているとおり、お使いのHPSのメモリー幅のアクティブなバンク内に位置していることを確認します。

インテル® Quartus® Primeのコンパイルでは通常、HPSメモリーのI/Oが、次の表に示されている特定のHPSメモリー幅に対するI/Oバンクおよびレーン位置に配置されていない場合に、エラーのフラグを立てます。

例外として、RZQピンは一般的に、I/Oカラムの任意のRZQピン位置に配置することができます。早期I/OリリースのブートフローでのHPSメモリー・インターフェイスのキャリブレーションを成功させるには、HPSメモリー・インターフェイスのRZQピンは、32または40ビットまでのメモリー幅の場合は、I/Oバンク2Kまたは2Jのいずれかに配置する必要があります。64または72ビット幅のHPSメモリー・インターフェイスの場合は、RZQをI/Oバンク2K、2Jまたは2Iにする必要があります。

さらに、早期I/Oリリースのフローを使用している場合は、EMIFリファレンス・クロックをバンク2Kに配置する必要があります。

HPS EMIFのI/Oのマッピングの詳細に関しては、次の表を参照してください。HPS EMIFコントローラーで使用されていないI/Oレーンは、汎用の入力専用 (GPI)、または汎用I/O (GPIO) としてFPGAファブリックで使用することができます。

表 8.  HPS SDRAM I/Oの位置
EMIFの幅 バンク2Kのレーン バンク2Jのレーン バンク2Iのレーン
3 2 1 0 3 2 1 0 3 2 1 0

16ビット

 GPI アドレス/コマンド GPIO データ[15:0] GPIO GPIO GPIO GPIO

16ビット + ECC

 ECC アドレス/コマンド GPIO データ[15:0] GPIO GPIO GPIO GPIO

32ビット

 GPI アドレス/コマンド データ[31:0] GPIO GPIO GPIO GPIO

32ビット + ECC

 ECC アドレス/コマンド データ[31:0] GPIO GPIO GPIO GPIO

64ビット

 GPI アドレス/コマンド データ[31:0] データ[63:32]

64ビット + ECC

 ECC アドレス/コマンド データ[31:0] データ[63:32]

ガイドライン: 自動的に作成されたデフォルトのピンの位置を変更する場合は、EMIF HandbookのVol 3、第2章の「Restrictions on I/O Bank Usage for Arria 10 EMIF IP with HPS」の内容を参照してください。

上の表に示すように、インターフェイスはほぼI/Oバンクとレーンに固定されていますが、ECCのないDQ/DQSデータ・グループ・レーンとDQ信号は、固定されているピンの位置内である程度柔軟に入れ替えることができます。 インテル® Quartus® Primeのコンパイルでは、デフォルト以外のピン位置を検証します。

ガイドライン: HPS IP向けArria 10 EMIFで使用されるI/O レーン内の未使用のピン位置は、FPGAファブリックでアクセスすることが可能です。

詳細は、以下に示されているそれぞれのI/Oバンクに固有の章を参照してください。


セクションの内容
I/Oバンク2K、レーン0、1、2 (Addr/Cmd)
I/Oバンク2K、レーン3 (ECC)
I/Oバンク、2J (データ)
I/Oバンク、2I (データ、64、72ビット・インターフェイス)

レベル 2 の表題