AN 763: インテル® Arria® 10 SoCデバイスのデザイン・ガイドライン

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ID 683192
日付 8/14/2020
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要 2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン 3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン 4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン 5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要 x
1.1. SoC FPGAの設計者に向けたチェックリスト 1.2. SoC FPGAデザインに向けたHPSのデザイン・ガイドラインの概要 1.3. SoC FPGAデザインに向けたボード・デザイン・ガイドラインの概要 1.4. SoC FPGAデザインに向けたエンベデッド・ソフトウェアのデザイン・ガイドラインの概要 1.5. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要の改訂履歴
2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン x
2.1. HPSメモリーマップド・インターフェイスの概要 2.2. 推奨されるシステムトポロジー 2.3. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドラインの改訂履歴
2.1. HPSメモリーマップド・インターフェイスの概要 x
2.1.1. HPS-to-FPGAブリッジ 2.1.2. Lightweight HPS-to-FPGAブリッジ 2.1.3. FPGA-to-HPSブリッジ 2.1.4. FPGA-to-SDRAMポート 2.1.5. インターフェイスの帯域幅 各HPSインターフェイスの相対遅延とスループット ガイドライン: HPS-to-FPGAブリッジを使用してMPUからFPGAのペリフェラル・レジスターにアクセスすることは避けてください。 ガイドライン: Lightweight HPS-to-FPGAブリッジを使用してMPUからFPGAのメモリーにアクセスすることは避けてください。 ガイドライン: FPGA-to-HPSブリッジを使用して非キャッシュ・コヒーレントのSDRAMにFPGAのソフトロジックからアクセスすることは避けてください。 ガイドライン: FPGAのソフトロジック (DMAコントローラーなど) を使用し、共有データをHPSとFPGA間で移動します。MPUおよびHPS DMAコントローラーをこの目的で使用することは避けてください。 ガイドライン: HPS-to-FPGAブリッジもしくはFPGA-to-SDRAMポートを介してデータを移動する必要があるデザインの開始点として、HPS-to-FPGA Bridges Design Exampleを使用します。
2.2. 推奨されるシステムトポロジー x
2.2.1. FPGAファブリックへのHPSのアクセス 2.2.2. キャッシュ・コヒーレンシーの維持 2.2.3. FPGAとデータを共有するMPU 2.2.4. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例
2.2.2. キャッシュ・コヒーレンシーの維持 x
2.2.2.1. ACPに関連するロックアップの回避
2.2.4. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例 x
2.2.4.1. 例1: FPGAでHPS SDRAMから直接データを読み出す 2.2.4.2. 例 2: FPGAでHPS SDRAMにデータを直接書き込む 2.2.4.3. 例3: FPGAでキャッシュ・コヒーレンシーなデータをHPSから読み取る 2.2.4.4. 例4: FPGAでキャッシュ・コヒーレントなデータをHPSに書き込む
3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン x
3.1. SoC FPGAデザインの開始 3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 3.4. HPS EMIFに関するデザインの考慮事項 3.5. DMAに関する考慮事項 3.6. インテル® Arria® 10 SoC FPGAのHPS部分に関するデザイン・ガイドラインの改訂履歴
3.1. SoC FPGAデザインの開始 x
3.1.1. HPS-to-FPGAインターフェイスのデザインに推奨される開始点 3.1.2. SoC FPGAトポロジーの決定
3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 x
3.2.1. HPSピンの多重化に関するデザインの考慮事項 3.2.2. HPS I/Oの設定: 制約とドライブ強度
3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 x
3.3.1. HPSのクロックのプランニング 3.3.2. 早期のピン・プランニングとI/O割り当ての解析 3.3.3. HPSのクロック、リセット、PoRのピンの機能と接続 3.3.4. 内部クロック 3.3.5. FPGAのリコンフィグレーションおよびFPGAのコンフィグレーション失敗時におけるHPSのリセット 3.3.6. HPSペリフェラルのリセット管理
3.4. HPS EMIFに関するデザインの考慮事項 x
3.4.1. HPSをSDRAMに接続するための考慮事項 3.4.2. HPS SDRAM I/Oの位置 3.4.3. Arria 10 HPS EMIFとSoC FPGAデバイスの統合 3.4.4. HPSメモリーのデバッグ
3.4.2. HPS SDRAM I/Oの位置 x
3.4.2.1. I/Oバンク2K、レーン0、1、2 (Addr/Cmd) 3.4.2.2. I/Oバンク2K、レーン3 (ECC) 3.4.2.3. I/Oバンク、2J (データ) 3.4.2.4. I/Oバンク、2I (データ、64、72ビット・インターフェイス)
3.5. DMAに関する考慮事項 x
3.5.1. DMAコントローラーの選択 3.5.2. HPSインターコネクトによるDMAマスターの帯域幅の最適化
4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン x
4.1. オンボード電源の立ち上げとブートROM/ブートローダーのデバッグ 4.2. FPGAのリコンフィグレーション 4.3. HPSの消費電力に関するデザインの考慮事項 4.4. HPSのバウンダリー・スキャン 4.5. HPSインターフェイスのデザイン・ガイドライン 4.6. 未使用HPSブロックの接続ガイドライン 4.7. インテル® Arria® 10 SoC FPGAのボード・デザイン・ガイドラインの改訂履歴
4.2. FPGAのリコンフィグレーション x
4.2.1. HPSのリブートによるフラッシュ・アップデート 4.2.2. SoC FPGAのパーシャル・リコンフィグレーション
4.3. HPSの消費電力に関するデザインの考慮事項 x
4.3.1. システムおよびボードの早期プランニング 4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 4.3.4. 消費電力の解析 4.3.5. 消費電力の最適化
4.3.1. システムおよびボードの早期プランニング x
4.3.1.1. 早期消費電力見積もり
4.3.1.1. 早期消費電力見積もり x
4.3.1.1.1. Mainワークシート 4.3.1.1.2. IOワークシート 4.3.1.1.3. IO-IPワークシート 4.3.1.1.4. HPSワークシート
4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 x
4.3.2.1. デバイスの消費電力とHPS性能の検討 4.3.2.2. 必要なHPSブートクロック周波数の検討
4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 x
4.3.3.1. デバイスの電源投入 4.3.3.2. 電源ピンの接続と電源
4.3.5. 消費電力の最適化 x
4.3.5.1. プロセッサーとメモリーのクロックスピード 4.3.5.2. MPUのスタンバイモードとダイナミック・クロック・ゲーティング 4.3.5.3. ペリフェラルにおける電源管理 4.3.5.4. 電源を切断することによる電源管理
4.5. HPSインターフェイスのデザイン・ガイドライン x
4.5.1. HPS EMAC PHYインターフェイス 4.5.2. USBインターフェイスのデザイン・ガイドライン 4.5.3. QSPIフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.4. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 4.5.5. QSPIおよびSD/MMC/eMMCへのフラッシュ・メモリー・リセットの提供 4.5.6. NANDフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.7. UARTインターフェイスのデザイン・ガイドライン 4.5.8. I2Cインターフェイスのデザイン・ガイドライン
4.5.1. HPS EMAC PHYインターフェイス x
4.5.1.1. 共有I/Oを介して接続されるPHYインターフェイス 4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス 4.5.1.3. MDIO 4.5.1.4. PHYインターフェイスに関するデザイン上の一般的な考慮事項
4.5.1.1. 共有I/Oを介して接続されるPHYインターフェイス x
4.5.1.1.1. RMII 4.5.1.1.2. RGMII
4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス x
4.5.1.2.1. GMII/MII 4.5.1.2.2. RMIIへの適合 4.5.1.2.3. SGMIIへの適合
4.5.1.4. PHYインターフェイスに関するデザイン上の一般的な考慮事項 x
4.5.1.4.1. シグナル・インテグリティー
5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1. HPSに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン 5.2. サポートと関連資料 5.3. インテル® Arria® 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン改訂履歴
5.1. HPSに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1.1. 目的 5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築 5.1.3. アプリケーションに向けたオペレーティング・システムの選択 5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築 5.1.5. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築 5.1.6. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 5.1.7. ブート・ローダー・ソフトウェアの選択 5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択 5.1.9. ボードの立ち上げに関する考慮事項 5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項 5.1.11. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項 5.1.12. HPS ECCに関するデザインの考慮事項 5.1.13. セキュリティーに関するデザインの考慮事項 5.1.14. エンベデッド・ソフトウェアのデバッグとトレース
5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築 x
5.1.2.1. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
5.1.3. アプリケーションに向けたオペレーティング・システムの選択 x
5.1.3.1. LinuxまたはRTOSの使用 5.1.3.2. ベアメタル・アプリケーションの開発 5.1.3.3. ベアメタル・フレームワークとしてのブートローダーの使用 5.1.3.4. 対称型および非対称型マルチプロセッシング・モード (SMPおよびAMP)
5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築 x
5.1.4.1. Linux向けゴールデン・システム・リファレンス・デザイン (GSRD) 5.1.4.2. Linux向けGSRDのビルドフロー 5.1.4.3. ソースコード管理における考慮事項 5.1.4.4. Linuxのデバイスツリーに関するデザインの考慮事項
5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択 x
5.1.8.1. ソフトウェア・ビルド・ツールの選択 5.1.8.2. ソフトウェア・デバッグ・ツールの選択 5.1.8.3. ソフトウェア・トレース・ツールの選択
5.1.9. ボードの立ち上げに関する考慮事項 x
5.1.9.1. SDRAM初期化の計画
5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項 x
5.1.10.1. ブートにおけるデザインの考慮事項 5.1.10.2. コンフィグレーション
5.1.10.1. ブートにおけるデザインの考慮事項 x
5.1.10.1.1. ブートソース 5.1.10.1.2. 必要なフラッシュデバイスの選択 5.1.10.1.3. BSELのオプション 5.1.10.1.4. ブートクロック 5.1.10.1.5. ブートヒューズの使用方法の決定 5.1.10.1.6. CSELのオプション 5.1.10.1.7. フラッシュのプログラミング方法の決定 5.1.10.1.8. NANDフラッシュデバイスの選択 5.1.10.1.9. QSPIフラッシュデバイスの選択 5.1.10.1.10. 参考資料
5.1.10.2. コンフィグレーション x
5.1.10.2.1. 従来のコンフィグレーション 5.1.10.2.2. HPSで開始するコンフィグレーション
5.1.12. HPS ECCに関するデザインの考慮事項 x
5.1.12.1. ECCに関する一般的なデザインの考慮事項 5.1.12.2. 外部SDRAMインターフェイスのECC 5.1.12.3. L2キャッシュ・データ・メモリーのECC 5.1.12.4. フラッシュメモリーのECC
5.2. サポートと関連資料 x
5.2.1. サポート 5.2.2. ハードウェアの関連資料 5.2.3. ソフトウェアの関連資料
5.2.3. ソフトウェアの関連資料 x
5.2.3.1. インテル® Arria® 10 SoC開発キット向けビルド済みブートローダー例
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要
2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン
3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン
4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン
5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン

2.1.5. インターフェイスの帯域幅

HPSとFPGAファブリック間のデータの移動に使用するインターフェイスを特定するには、各インターフェイスの帯域幅を理解する必要があります。次の図は、HPSとFPGAファブリック間で利用可能なピーク・スループットおよびHPSの内部帯域幅を表しています。この例では、FPGAファブリックは250MHz、MPUは1200MHz、そして64ビットの外部SDRAMは1067MHzで動作することを前提にしています。

FPGAからSDRAMへのインターフェイスには、ポート・コンフィグレーション3が使用されます (FPGA-to-SDRAM0およびFPGA-to-SDRAM2はどちらも128ビット幅)。

略語については、Overview of HPS Memory-Mapped Interfacesの図を参照ください。

図 2. Arria 10 HPSのメモリーマッピングされた帯域幅

各HPSインターフェイスの相対遅延とスループット

この表は、各インターフェイスの使用方法、相対する遅延、およびスループットを示しています。

インターフェイス

トランザクションの使用例

レイテンシー

スループット

使用モデルとして推奨される

HPS-to-FPGA

MPUがFPGAのメモリーにアクセスする場合

中

中

はい

HPS-to-FPGA

MPUがFPGAのペリフェラルにアクセスする場合

中

非常に低い

いいえ — ガイドライン: HPS-to-FPGAブリッジを使用してMPUからFPGAのペリフェラル・レジスターにアクセスすることは避けてください。 を参照してください。

Lightweight HPS-to-FPGA

MPUがFPGAのレジスターにアクセスする場合

低

低

はい

Lightweight HPS-to-FPGA

MPUがFPGAのメモリーにアクセスする場合

低

非常に低い

いいえ — ガイドライン: Lightweight HPS-to-FPGAブリッジを使用してMPUからFPGAのメモリーにアクセスすることは避けてください。 を参照してください。

FPGA-to-HPS

FPGAマスターがキャッシュ・コヒーレントではないSDRAMにアクセスする場合

高

中

いいえ — ガイドライン: FPGA-to-HPSブリッジを使用して非キャッシュ・コヒーレントのSDRAMにFPGAのソフトロジックからアクセスすることは避けてください。 を参照してください。

FPGA-to-HPS

FPGAマスターがHPSオンチップRAMにアクセスする場合

低

高

はい

FPGA-to-HPS

FPGAマスターがHPSペリフェラルにアクセスする場合

低

低

はい

FPGA-to-HPS

FPGAマスターがコヒーレント・メモリーにアクセスし、キャッシュミスになる場合

高

中

はい

FPGA-to-HPS

FPGAマスターがコヒーレント・メモリーにアクセスし、キャッシュヒットになる場合

低

中から高

はい

FPGA-to-SDRAM

FPGAマスターが単一のFPGA-to-SDRAMポートを介してSDRAMにアクセスする場合

中

High

はい

FPGA-to-SDRAM

FPGAマスターが複数のFPGA-to-SDRAMポートを介してSDRAMにアクセスする場合

中

非常に高い

はい

ガイドライン: HPS-to-FPGAブリッジを使用してMPUからFPGAのペリフェラル・レジスターにアクセスすることは避けてください。

HPS-to-FPGAブリッジはバースト・トラフィックに最適化されており、ペリフェラル・アクセスは通常、1ビートのみの短いワードサイズのアクセスです。そのため、HPS-to-FPGAブリッジを介してペリフェラルにアクセスした場合、すでにインフライト状態のほかのバースト・トラフィックによってトランザクションがストールする可能性があります。

ガイドライン: Lightweight HPS-to-FPGAブリッジを使用してMPUからFPGAのメモリーにアクセスすることは避けてください。

Lightweight HPS-to-FPGAブリッジは非バーストのトラフィックに最適化されており、メモリーアクセスは通常、バーストとして実行されます (キャッシュ操作のために多くの場合32バイト)。そのため、Lightweight HPS-to-FPGAブリッジを介してメモリーにアクセスすると、スループットが制限されます。

ガイドライン: FPGA-to-HPSブリッジを使用して非キャッシュ・コヒーレントのSDRAMにFPGAのソフトロジックからアクセスすることは避けてください。

FPGA-to-HPSブリッジは、SDRAM以外のアクセス (ペリフェラル、オンチップRAM、ACP) に最適化されています。そのため、非コヒーレントなアクセスを実行してSDRAMに直接アクセスすると、FPGA-to-SDRAMポートからのアクセスに比べてレイテンシーが増加し、スループットが制限されます。

ガイドライン: FPGAのソフトロジック (DMAコントローラーなど) を使用し、共有データをHPSとFPGA間で移動します。MPUおよびHPS DMAコントローラーをこの目的で使用することは避けてください。

HPSとFPGA間で共有データを移動する場合、インテルでは、MPUまたはHPS DMAコントローラーを使用してデータを移動するのではなく、FPGAから行うことを推奨しています。FPGAでキャッシュ・コヒーレントなデータにアクセスする必要がある場合は、FPGA-to-HPSブリッジにアクセスし、適切な信号でキャッシュ可能なトランザクションを発行する必要があります。キャッシュ・コヒーレントではないデータをFPGAまたはHPSに移動する必要がある場合は、FPGAロジックに実装されているDMAエンジンでデータを移動することにより、可能な限り最高のスループットを実現することができます。HPS内には、HPSとFPGAの間でデータを移動することができるDMAエンジンが含まれていますが、その目的は、メモリーのマスターになることがないペリフェラルの支援、またはメモリー間のデータ移動をMPUに代わって提供することです。

ガイドライン: HPS-to-FPGAブリッジもしくはFPGA-to-SDRAMポートを介してデータを移動する必要があるデザインの開始点として、HPS-to-FPGA Bridges Design Exampleを使用します。

インテルでは、Arria 10 SoC開発キットを所有しているユーザーに、FPGA-to-HPSブリッジおよびFPGA-to-SDRAMポートを介してデータを移動するデザイン例を提供しています。このデザインでは、さまざまなバーストサイズでの各インターフェイスのスループットを測定するため、さまざまな条件下でメモリーの帯域幅がどのように変化するかを確認することができます。

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