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5.1.1. 目的
5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築
5.1.3. アプリケーションに向けたオペレーティング・システムの選択
5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築
5.1.5. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築
5.1.6. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
5.1.7. ブート・ローダー・ソフトウェアの選択
5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択
5.1.9. ボードの立ち上げに関する考慮事項
5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項
5.1.11. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項
5.1.12. HPS ECCに関するデザインの考慮事項
5.1.13. セキュリティーに関するデザインの考慮事項
5.1.14. エンベデッド・ソフトウェアのデバッグとトレース
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3.6. インテル® Arria® 10 SoC FPGAのHPS部分に関するデザイン・ガイドラインの改訂履歴
ドキュメント・バージョン | 変更内容 |
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2020.08.14 | デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項の章を更新し、HPSコールドリセットにおけるHPS共有I/Oの動作に関する情報を追加しました。 |
2019.04.17 | メンテナンス・リリース |
2019.03.18 | デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項の章を更新し、 インテル® Arria® 10におけるJTAGの関連情報として、 インテル® Arria® 10 GX、GT、およびSXデバイスファミリー ピン接続ガイドラインのリファレンスを追加しました。 |
2017.12.20 |
|
2017.05.08 | 電圧レベルのサポートに関する情報を、デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項の章に追加しました。 |
2016.09.16 | 初版 |