AN 763: インテル® Arria® 10 SoCデバイスのデザイン・ガイドライン

ダウンロード PDF
ID 683192
日付 8/14/2020
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要 2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン 3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン 4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン 5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要 x
1.1. SoC FPGAの設計者に向けたチェックリスト 1.2. SoC FPGAデザインに向けたHPSのデザイン・ガイドラインの概要 1.3. SoC FPGAデザインに向けたボード・デザイン・ガイドラインの概要 1.4. SoC FPGAデザインに向けたエンベデッド・ソフトウェアのデザイン・ガイドラインの概要 1.5. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要の改訂履歴
2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン x
2.1. HPSメモリーマップド・インターフェイスの概要 2.2. 推奨されるシステムトポロジー 2.3. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドラインの改訂履歴
2.1. HPSメモリーマップド・インターフェイスの概要 x
2.1.1. HPS-to-FPGAブリッジ 2.1.2. Lightweight HPS-to-FPGAブリッジ 2.1.3. FPGA-to-HPSブリッジ 2.1.4. FPGA-to-SDRAMポート 2.1.5. インターフェイスの帯域幅
2.2. 推奨されるシステムトポロジー x
2.2.1. FPGAファブリックへのHPSのアクセス 2.2.2. キャッシュ・コヒーレンシーの維持 2.2.3. FPGAとデータを共有するMPU 2.2.4. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例
2.2.2. キャッシュ・コヒーレンシーの維持 x
2.2.2.1. ACPに関連するロックアップの回避
2.2.4. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例 x
2.2.4.1. 例1: FPGAでHPS SDRAMから直接データを読み出す 2.2.4.2. 例 2: FPGAでHPS SDRAMにデータを直接書き込む 2.2.4.3. 例3: FPGAでキャッシュ・コヒーレンシーなデータをHPSから読み取る 2.2.4.4. 例4: FPGAでキャッシュ・コヒーレントなデータをHPSに書き込む
3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン x
3.1. SoC FPGAデザインの開始 3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 3.4. HPS EMIFに関するデザインの考慮事項 3.5. DMAに関する考慮事項 3.6. インテル® Arria® 10 SoC FPGAのHPS部分に関するデザイン・ガイドラインの改訂履歴
3.1. SoC FPGAデザインの開始 x
3.1.1. HPS-to-FPGAインターフェイスのデザインに推奨される開始点 3.1.2. SoC FPGAトポロジーの決定
3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 x
3.2.1. HPSピンの多重化に関するデザインの考慮事項 3.2.2. HPS I/Oの設定: 制約とドライブ強度
3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 x
3.3.1. HPSのクロックのプランニング 3.3.2. 早期のピン・プランニングとI/O割り当ての解析 3.3.3. HPSのクロック、リセット、PoRのピンの機能と接続 3.3.4. 内部クロック 3.3.5. FPGAのリコンフィグレーションおよびFPGAのコンフィグレーション失敗時におけるHPSのリセット 3.3.6. HPSペリフェラルのリセット管理
3.4. HPS EMIFに関するデザインの考慮事項 x
3.4.1. HPSをSDRAMに接続するための考慮事項 3.4.2. HPS SDRAM I/Oの位置 3.4.3. Arria 10 HPS EMIFとSoC FPGAデバイスの統合 3.4.4. HPSメモリーのデバッグ
3.4.2. HPS SDRAM I/Oの位置 x
3.4.2.1. I/Oバンク2K、レーン0、1、2 (Addr/Cmd) 3.4.2.2. I/Oバンク2K、レーン3 (ECC) 3.4.2.3. I/Oバンク、2J (データ) 3.4.2.4. I/Oバンク、2I (データ、64、72ビット・インターフェイス)
3.5. DMAに関する考慮事項 x
3.5.1. DMAコントローラーの選択 3.5.2. HPSインターコネクトによるDMAマスターの帯域幅の最適化
4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン x
4.1. オンボード電源の立ち上げとブートROM/ブートローダーのデバッグ 4.2. FPGAのリコンフィグレーション 4.3. HPSの消費電力に関するデザインの考慮事項 4.4. HPSのバウンダリー・スキャン 4.5. HPSインターフェイスのデザイン・ガイドライン 4.6. 未使用HPSブロックの接続ガイドライン 4.7. インテル® Arria® 10 SoC FPGAのボード・デザイン・ガイドラインの改訂履歴
4.2. FPGAのリコンフィグレーション x
4.2.1. HPSのリブートによるフラッシュ・アップデート 4.2.2. SoC FPGAのパーシャル・リコンフィグレーション
4.3. HPSの消費電力に関するデザインの考慮事項 x
4.3.1. システムおよびボードの早期プランニング 4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 4.3.4. 消費電力の解析 4.3.5. 消費電力の最適化
4.3.1. システムおよびボードの早期プランニング x
4.3.1.1. 早期消費電力見積もり
4.3.1.1. 早期消費電力見積もり x
4.3.1.1.1. Mainワークシート 4.3.1.1.2. IOワークシート 4.3.1.1.3. IO-IPワークシート 4.3.1.1.4. HPSワークシート
4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 x
4.3.2.1. デバイスの消費電力とHPS性能の検討 4.3.2.2. 必要なHPSブートクロック周波数の検討
4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 x
4.3.3.1. デバイスの電源投入 4.3.3.2. 電源ピンの接続と電源
4.3.5. 消費電力の最適化 x
4.3.5.1. プロセッサーとメモリーのクロックスピード 4.3.5.2. MPUのスタンバイモードとダイナミック・クロック・ゲーティング 4.3.5.3. ペリフェラルにおける電源管理 4.3.5.4. 電源を切断することによる電源管理
4.5. HPSインターフェイスのデザイン・ガイドライン x
4.5.1. HPS EMAC PHYインターフェイス 4.5.2. USBインターフェイスのデザイン・ガイドライン 4.5.3. QSPIフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.4. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 4.5.5. QSPIおよびSD/MMC/eMMCへのフラッシュ・メモリー・リセットの提供 4.5.6. NANDフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.7. UARTインターフェイスのデザイン・ガイドライン 4.5.8. I2Cインターフェイスのデザイン・ガイドライン
4.5.1. HPS EMAC PHYインターフェイス x
4.5.1.1. 共有I/Oを介して接続されるPHYインターフェイス 4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス 4.5.1.3. MDIO 4.5.1.4. PHYインターフェイスに関するデザイン上の一般的な考慮事項
4.5.1.1. 共有I/Oを介して接続されるPHYインターフェイス x
4.5.1.1.1. RMII 4.5.1.1.2. RGMII
4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス x
4.5.1.2.1. GMII/MII 4.5.1.2.2. RMIIへの適合 4.5.1.2.3. SGMIIへの適合
4.5.1.4. PHYインターフェイスに関するデザイン上の一般的な考慮事項 x
4.5.1.4.1. シグナル・インテグリティー
5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1. HPSに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン 5.2. サポートと関連資料 5.3. インテル® Arria® 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン改訂履歴
5.1. HPSに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1.1. 目的 5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築 5.1.3. アプリケーションに向けたオペレーティング・システムの選択 5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築 5.1.5. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築 5.1.6. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 5.1.7. ブート・ローダー・ソフトウェアの選択 5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択 5.1.9. ボードの立ち上げに関する考慮事項 5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項 5.1.11. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項 5.1.12. HPS ECCに関するデザインの考慮事項 5.1.13. セキュリティーに関するデザインの考慮事項 5.1.14. エンベデッド・ソフトウェアのデバッグとトレース
5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築 x
5.1.2.1. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
5.1.3. アプリケーションに向けたオペレーティング・システムの選択 x
5.1.3.1. LinuxまたはRTOSの使用 5.1.3.2. ベアメタル・アプリケーションの開発 5.1.3.3. ベアメタル・フレームワークとしてのブートローダーの使用 5.1.3.4. 対称型および非対称型マルチプロセッシング・モード (SMPおよびAMP)
5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築 x
5.1.4.1. Linux向けゴールデン・システム・リファレンス・デザイン (GSRD) 5.1.4.2. Linux向けGSRDのビルドフロー 5.1.4.3. ソースコード管理における考慮事項 5.1.4.4. Linuxのデバイスツリーに関するデザインの考慮事項
5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択 x
5.1.8.1. ソフトウェア・ビルド・ツールの選択 5.1.8.2. ソフトウェア・デバッグ・ツールの選択 5.1.8.3. ソフトウェア・トレース・ツールの選択
5.1.9. ボードの立ち上げに関する考慮事項 x
5.1.9.1. SDRAM初期化の計画
5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項 x
5.1.10.1. ブートにおけるデザインの考慮事項 5.1.10.2. コンフィグレーション
5.1.10.1. ブートにおけるデザインの考慮事項 x
5.1.10.1.1. ブートソース 5.1.10.1.2. 必要なフラッシュデバイスの選択 5.1.10.1.3. BSELのオプション 5.1.10.1.4. ブートクロック 5.1.10.1.5. ブートヒューズの使用方法の決定 5.1.10.1.6. CSELのオプション 5.1.10.1.7. フラッシュのプログラミング方法の決定 5.1.10.1.8. NANDフラッシュデバイスの選択 5.1.10.1.9. QSPIフラッシュデバイスの選択 5.1.10.1.10. 参考資料
5.1.10.2. コンフィグレーション x
5.1.10.2.1. 従来のコンフィグレーション 5.1.10.2.2. HPSで開始するコンフィグレーション HPS早期I/Oリリース ガイドライン: 早期I/Oリリースでは、起動に固定電源を使用します。 ガイドライン: HPS専用I/Oは、デバイスI/Oのコンフィグレーションに影響を受けない唯一のピンです。よって、コンフィグレーション・サイクルにわたって機能を維持する必要があるインターフェイスは、専用I/Oバンクに配置することが重要です。ブート時にHPSペリフェラルおよびHPS SDRAMへのアクセスが必要な場合は、HPSの早期I/Oリリースモードを使用してデバイスをコンフィグレーションする必要があります。 HPSで開始するFPGAコアのコンフィグレーション ガイドライン: HPS共有I/OまたはHPS SDRAMへのアクセスに依存しないコンフィグレーション障害回避または回復メカニズムを提供します。 ガイドライン: ECCを有効にし、訂正可能なビットストリームの破損問題を回避します。
5.1.12. HPS ECCに関するデザインの考慮事項 x
5.1.12.1. ECCに関する一般的なデザインの考慮事項 5.1.12.2. 外部SDRAMインターフェイスのECC 5.1.12.3. L2キャッシュ・データ・メモリーのECC 5.1.12.4. フラッシュメモリーのECC
5.2. サポートと関連資料 x
5.2.1. サポート 5.2.2. ハードウェアの関連資料 5.2.3. ソフトウェアの関連資料
5.2.3. ソフトウェアの関連資料 x
5.2.3.1. インテル® Arria® 10 SoC開発キット向けビルド済みブートローダー例
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要
2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン
3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン
4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン
5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン

5.1.10.2.2. HPSで開始するコンフィグレーション

デバイスに電源が入り、HPSがブートROMでソフトウェアの実行を開始すると、すべてのデバイスI/Oは、デフォルトの入力トライステートの動作モードになります。ブートROMは、サンプリングされたBSELピンに基づき専用のブートI/Oをコンフィグレーションします。ブートプロセス中のこの時点でコンフィグレーションされるI/Oは、HPSフラッシュデバイスに接続されるHPS専用I/Oのみであり、他のI/Oはすべてデフォルトの入力トライステートの動作モードに維持されます。第2ステージ・ブートローダーは、残りの専用HPSブートI/Oと、FPGAおよびHPS共有I/Oをコンフィグレーションします。これは、FPGA全体をコンフィグレーションする、もしくは早期I/Oリリース・ビットストリームをコンフィグレーションすることによりHPS共有I/OとHPS DDR I/Oのみをコンフィグレーションすることで行われます。

HPS早期I/Oリリース

HPSによって開始されるコンフィグレーション・フローは、早期I/Oリリースと呼ばれる機能をサポートします。早期I/Oリリースの機能により、HPSのブート時間を最小限に抑えることができます。これは、デバイスI/OのコンフィグレーションをFPGAファブリックの大部分のコンフィグレーションから独立して行うことで実現します。

この機能は、HPSのブート時間を短縮します。これは、FPGAコンフィグレーション・ファイルの大部分がFPGAファブリックのコンフィグレーションに使用され、I/Oのコンフィグレーションには一部のみが使用されることが理由です。コンフィグレーション・ファイルのI/O部分は、HPS共有I/O、HPS SDRAM I/O、および残りのFPGA I/Oのコンフィグレーションに使用されます。HPS専用I/Oは、FPGAコンフィグレーション・ビットストリームの影響を受けません。

FPGAファブリックから独立してI/Oをコンフィグレーションすることで、HPS SDRAMコントローラーが機能するようになり、HPSブートローダーは次のステージのブートコンテンツをSDRAMに取り込むことができます。I/Oがコンフィグレーションされると、残りのFPGAファブリックのコンフィグレーションは、すぐに行う、もしくはブートが完了した後にアプリケーションによって行うことができます。

ガイドライン: 早期I/Oリリースでは、起動に固定電源を使用します。

早期I/Oリリースのコンフィグレーション・フローを使用している場合、最初は、SmartVIDを使用してデバイスに電力を供給することができません。FPGAがコンフィグレーションされるまでは、代わりに固定電源を使用します。FPGAがコンフィグレーションされると、SmartVIDを有効にすることができます。

ガイドライン: HPS専用I/Oは、デバイスI/Oのコンフィグレーションに影響を受けない唯一のピンです。よって、コンフィグレーション・サイクルにわたって機能を維持する必要があるインターフェイスは、専用I/Oバンクに配置することが重要です。ブート時にHPSペリフェラルおよびHPS SDRAMへのアクセスが必要な場合は、HPSの早期I/Oリリースモードを使用してデバイスをコンフィグレーションする必要があります。

例えば、FPGAがコンフィグレーションされている間にシステムでUARTの動作を維持する必要がある場合は、専用I/OをUARTに使用する必要があります。HPSブートソースが外部フラッシュになる場合は、フラッシュを専用HPS I/Oに接続し、残りのI/Oがコンフィグレーションされている間にその機能を維持する必要があります。その他のユースケースに関しては、このドキュメントのFPGAのリコンフィグレーション の内容を参照してください。

HPSで開始するFPGAコアのコンフィグレーション

FPGAコンフィグレーションが失敗した場合 (例えばビットエラーのため)、HPS共有I/OおよびSDRAM I/Oは、入力トライステート・モードになります。早期I/Oリリース後にHPSでFPGA コンフィグレーションを開始してコンフィグレーションが失敗した場合、共有I/OペリフェラルまたはHPS SDRAMへのHPSアクセスは、I/Oがトライステートになっているために失敗します。HPS専用I/Oへの影響はありません。

この動作は、FPGAコアとコンフィグレーションの両方を含むRaw Binary File (.rbf) を使用するFPGAのフル・コンフィグレーションには影響しません。この場合、デバイスが正常にコンフィグレーションされた後にのみ、HPSはHPS共有I/OおよびHPS SDRAMにアクセスすることができます。

ガイドライン: HPS共有I/OまたはHPS SDRAMへのアクセスに依存しないコンフィグレーション障害回避または回復メカニズムを提供します。

ソフトウェアをSDRAM から実行する場合は、コンフィグレーションを開始する前にソフトウェアでコンフィグレーション・ビットストリームのチェックサムを実行することにより、この問題を回避することができます。例えば、.rbfにはCRC (巡回冗長検査) を含めることができるため、ファイルの内容をFPGAコアにプログラミングする前にソフトウェアで検証を行うことができます。

ガイドライン: ECCを有効にし、訂正可能なビットストリームの破損問題を回避します。

ソフトウェアが完全にオンチップRAMから実行されている際に、コンフィグレーション障害が発生した場合は、ペリフェラル・コンフィグレーションの.rbfを再度プログラミングし、HPS共有I/OとSDRAM I/Oを再度アクティブにすることで、ソフトウェアを回復することができます。

I/Oがリコンフィグレーションされると、ソフトウェアでFPGAファブリックをリコンフィグレーションすることができます。この場合、同じイメージまたはフォールバック・イメージ (同じ障害が再発しないように) のいずれかを使用します。

FPGAファブリックの残りの部分をコンフィグレーションする前に、ソフトウェアでまずビットストリームの整合性チェックを実行することが推奨されます。この整合性チェックの目的は、ビットストリームの破損によるコンフィグレーションの問題を回避することです。ビットストリームが破損している場合、FPGAファブリックのコンフィグレーションは失敗し、HPS専用I/Oを除くすべてのデバイスI/Oが入力トライステートの動作モードに戻ります。

レベル 2 の表題