AN 763: インテル® Arria® 10 SoCデバイスのデザイン・ガイドライン

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ID 683192
日付 8/14/2020
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要 2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン 3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン 4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン 5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要 x
1.1. SoC FPGAの設計者に向けたチェックリスト 1.2. SoC FPGAデザインに向けたHPSのデザイン・ガイドラインの概要 1.3. SoC FPGAデザインに向けたボード・デザイン・ガイドラインの概要 1.4. SoC FPGAデザインに向けたエンベデッド・ソフトウェアのデザイン・ガイドラインの概要 1.5. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要の改訂履歴
2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン x
2.1. HPSメモリーマップド・インターフェイスの概要 2.2. 推奨されるシステムトポロジー 2.3. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドラインの改訂履歴
2.1. HPSメモリーマップド・インターフェイスの概要 x
2.1.1. HPS-to-FPGAブリッジ 2.1.2. Lightweight HPS-to-FPGAブリッジ 2.1.3. FPGA-to-HPSブリッジ 2.1.4. FPGA-to-SDRAMポート 2.1.5. インターフェイスの帯域幅
2.2. 推奨されるシステムトポロジー x
2.2.1. FPGAファブリックへのHPSのアクセス 2.2.2. キャッシュ・コヒーレンシーの維持 2.2.3. FPGAとデータを共有するMPU 2.2.4. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例
2.2.2. キャッシュ・コヒーレンシーの維持 x
2.2.2.1. ACPに関連するロックアップの回避
2.2.4. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例 x
2.2.4.1. 例1: FPGAでHPS SDRAMから直接データを読み出す 2.2.4.2. 例 2: FPGAでHPS SDRAMにデータを直接書き込む 2.2.4.3. 例3: FPGAでキャッシュ・コヒーレンシーなデータをHPSから読み取る 2.2.4.4. 例4: FPGAでキャッシュ・コヒーレントなデータをHPSに書き込む
3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン x
3.1. SoC FPGAデザインの開始 3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 3.4. HPS EMIFに関するデザインの考慮事項 3.5. DMAに関する考慮事項 3.6. インテル® Arria® 10 SoC FPGAのHPS部分に関するデザイン・ガイドラインの改訂履歴
3.1. SoC FPGAデザインの開始 x
3.1.1. HPS-to-FPGAインターフェイスのデザインに推奨される開始点 3.1.2. SoC FPGAトポロジーの決定
3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 x
3.2.1. HPSピンの多重化に関するデザインの考慮事項 3.2.2. HPS I/Oの設定: 制約とドライブ強度
3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 x
3.3.1. HPSのクロックのプランニング 3.3.2. 早期のピン・プランニングとI/O割り当ての解析 3.3.3. HPSのクロック、リセット、PoRのピンの機能と接続 3.3.4. 内部クロック 3.3.5. FPGAのリコンフィグレーションおよびFPGAのコンフィグレーション失敗時におけるHPSのリセット 3.3.6. HPSペリフェラルのリセット管理
3.4. HPS EMIFに関するデザインの考慮事項 x
3.4.1. HPSをSDRAMに接続するための考慮事項 インテル® Arria® 10 HPS EMIF IPのインスタンス化 ガイドライン: プラットフォーム・デザイナーで、「Intel Arria 10 External Memory Interfaces for HPS」 IPをインスタンス化します。 ガイドライン: hps_emifコンジットをHPSコンポーネントに接続します。 ガイドライン: HPSが外部SDRAMまたはL3 SDRAMインターコネクトのリソースにアクセスしている際に、HPS EMIF IPブロックがリセットされないようにします。 ガイドライン: HPSメモリー・コントローラーのデータマスク (DM) ピンが有効になっていることを確認します。 ガイドライン: HPS IP向けArria 10 EMIFおよび、ご利用の特定のデバイスとパッケージの組み合わせでサポートされているコンフィグレーションのDDR3またはDDR4コンポーネント、もしくはモジュールのみを選択します。 3.4.2. HPS SDRAM I/Oの位置 3.4.3. Arria 10 HPS EMIFとSoC FPGAデバイスの統合 3.4.4. HPSメモリーのデバッグ
3.4.2. HPS SDRAM I/Oの位置 x
3.4.2.1. I/Oバンク2K、レーン0、1、2 (Addr/Cmd) 3.4.2.2. I/Oバンク2K、レーン3 (ECC) 3.4.2.3. I/Oバンク、2J (データ) 3.4.2.4. I/Oバンク、2I (データ、64、72ビット・インターフェイス)
3.5. DMAに関する考慮事項 x
3.5.1. DMAコントローラーの選択 3.5.2. HPSインターコネクトによるDMAマスターの帯域幅の最適化
4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン x
4.1. オンボード電源の立ち上げとブートROM/ブートローダーのデバッグ 4.2. FPGAのリコンフィグレーション 4.3. HPSの消費電力に関するデザインの考慮事項 4.4. HPSのバウンダリー・スキャン 4.5. HPSインターフェイスのデザイン・ガイドライン 4.6. 未使用HPSブロックの接続ガイドライン 4.7. インテル® Arria® 10 SoC FPGAのボード・デザイン・ガイドラインの改訂履歴
4.2. FPGAのリコンフィグレーション x
4.2.1. HPSのリブートによるフラッシュ・アップデート 4.2.2. SoC FPGAのパーシャル・リコンフィグレーション
4.3. HPSの消費電力に関するデザインの考慮事項 x
4.3.1. システムおよびボードの早期プランニング 4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 4.3.4. 消費電力の解析 4.3.5. 消費電力の最適化
4.3.1. システムおよびボードの早期プランニング x
4.3.1.1. 早期消費電力見積もり
4.3.1.1. 早期消費電力見積もり x
4.3.1.1.1. Mainワークシート 4.3.1.1.2. IOワークシート 4.3.1.1.3. IO-IPワークシート 4.3.1.1.4. HPSワークシート
4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 x
4.3.2.1. デバイスの消費電力とHPS性能の検討 4.3.2.2. 必要なHPSブートクロック周波数の検討
4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 x
4.3.3.1. デバイスの電源投入 4.3.3.2. 電源ピンの接続と電源
4.3.5. 消費電力の最適化 x
4.3.5.1. プロセッサーとメモリーのクロックスピード 4.3.5.2. MPUのスタンバイモードとダイナミック・クロック・ゲーティング 4.3.5.3. ペリフェラルにおける電源管理 4.3.5.4. 電源を切断することによる電源管理
4.5. HPSインターフェイスのデザイン・ガイドライン x
4.5.1. HPS EMAC PHYインターフェイス 4.5.2. USBインターフェイスのデザイン・ガイドライン 4.5.3. QSPIフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.4. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 4.5.5. QSPIおよびSD/MMC/eMMCへのフラッシュ・メモリー・リセットの提供 4.5.6. NANDフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.7. UARTインターフェイスのデザイン・ガイドライン 4.5.8. I2Cインターフェイスのデザイン・ガイドライン
4.5.1. HPS EMAC PHYインターフェイス x
4.5.1.1. 共有I/Oを介して接続されるPHYインターフェイス 4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス 4.5.1.3. MDIO 4.5.1.4. PHYインターフェイスに関するデザイン上の一般的な考慮事項
4.5.1.1. 共有I/Oを介して接続されるPHYインターフェイス x
4.5.1.1.1. RMII 4.5.1.1.2. RGMII
4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス x
4.5.1.2.1. GMII/MII 4.5.1.2.2. RMIIへの適合 4.5.1.2.3. SGMIIへの適合
4.5.1.4. PHYインターフェイスに関するデザイン上の一般的な考慮事項 x
4.5.1.4.1. シグナル・インテグリティー
5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1. HPSに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン 5.2. サポートと関連資料 5.3. インテル® Arria® 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン改訂履歴
5.1. HPSに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1.1. 目的 5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築 5.1.3. アプリケーションに向けたオペレーティング・システムの選択 5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築 5.1.5. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築 5.1.6. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 5.1.7. ブート・ローダー・ソフトウェアの選択 5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択 5.1.9. ボードの立ち上げに関する考慮事項 5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項 5.1.11. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項 5.1.12. HPS ECCに関するデザインの考慮事項 5.1.13. セキュリティーに関するデザインの考慮事項 5.1.14. エンベデッド・ソフトウェアのデバッグとトレース
5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築 x
5.1.2.1. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
5.1.3. アプリケーションに向けたオペレーティング・システムの選択 x
5.1.3.1. LinuxまたはRTOSの使用 5.1.3.2. ベアメタル・アプリケーションの開発 5.1.3.3. ベアメタル・フレームワークとしてのブートローダーの使用 5.1.3.4. 対称型および非対称型マルチプロセッシング・モード (SMPおよびAMP)
5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築 x
5.1.4.1. Linux向けゴールデン・システム・リファレンス・デザイン (GSRD) 5.1.4.2. Linux向けGSRDのビルドフロー 5.1.4.3. ソースコード管理における考慮事項 5.1.4.4. Linuxのデバイスツリーに関するデザインの考慮事項
5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択 x
5.1.8.1. ソフトウェア・ビルド・ツールの選択 5.1.8.2. ソフトウェア・デバッグ・ツールの選択 5.1.8.3. ソフトウェア・トレース・ツールの選択
5.1.9. ボードの立ち上げに関する考慮事項 x
5.1.9.1. SDRAM初期化の計画
5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項 x
5.1.10.1. ブートにおけるデザインの考慮事項 5.1.10.2. コンフィグレーション
5.1.10.1. ブートにおけるデザインの考慮事項 x
5.1.10.1.1. ブートソース 5.1.10.1.2. 必要なフラッシュデバイスの選択 5.1.10.1.3. BSELのオプション 5.1.10.1.4. ブートクロック 5.1.10.1.5. ブートヒューズの使用方法の決定 5.1.10.1.6. CSELのオプション 5.1.10.1.7. フラッシュのプログラミング方法の決定 5.1.10.1.8. NANDフラッシュデバイスの選択 5.1.10.1.9. QSPIフラッシュデバイスの選択 5.1.10.1.10. 参考資料
5.1.10.2. コンフィグレーション x
5.1.10.2.1. 従来のコンフィグレーション 5.1.10.2.2. HPSで開始するコンフィグレーション
5.1.12. HPS ECCに関するデザインの考慮事項 x
5.1.12.1. ECCに関する一般的なデザインの考慮事項 5.1.12.2. 外部SDRAMインターフェイスのECC 5.1.12.3. L2キャッシュ・データ・メモリーのECC 5.1.12.4. フラッシュメモリーのECC
5.2. サポートと関連資料 x
5.2.1. サポート 5.2.2. ハードウェアの関連資料 5.2.3. ソフトウェアの関連資料
5.2.3. ソフトウェアの関連資料 x
5.2.3.1. インテル® Arria® 10 SoC開発キット向けビルド済みブートローダー例
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要
2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン
3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン
4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン
5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン

3.4.1. HPSをSDRAMに接続するための考慮事項

インテル® Arria® 10 HPSのハード・メモリー・コントローラーは、ほかのハード・メモリー・コントローラーとともにFPGA I/Oカラムにあります。HPSは、1つのハード・メモリー・コントローラー・バンクのみを使用することができます。これは、アドレスまたはコマンド、およびECC信号が属するI/Oバンク2KのHPSブロックの最も近くに配置されています。I/Oバンク2Jは、16ビットおよび32ビット・インターフェイスのDQ/DQSデータグループ信号に使用します。I/Oバンク2IはKF40パッケージでのみ利用することができ、より広い64ビット・インターフェイスのDQ/DQSデータグループ信号に使用されます。バンク2Iは、64ビット・インターフェイスの上位32ビットに使用します。

インテル® Arria® 10 HPS EMIF IPのインスタンス化

外部SDRAMを インテル® Arria® 10 HPSに接続するには、HPSに固有のEMIF IPを使用する必要があります。以下のガイドラインに従い、正しいEMIF IPをHPSに適切にインスタンス化およびコンフィグレーションします。

ガイドライン: プラットフォーム・デザイナーで、「Intel Arria 10 External Memory Interfaces for HPS」 IPをインスタンス化します。

プラットフォーム・デザイナーで特定のEMIF IPを使用し、HPSを外部SDRAMに接続する必要があります。このプラットフォーム・デザイナーのコンポーネントは、「Intel Arria 10 External Memory Interfaces for HPS」と呼ばれ、プラットフォーム・デザイナーの「IP Catalog」ペイン、「Processors and Peripherals」グループ内の「Hard Processor Components」サブグループにあります。

コンパイル時に、 インテル® Quartus® PrimeはこのIPの設定 (メモリータイプ、幅、タイミングなど) を使用し、I/O AUXブロックのキャリブレーション・アルゴリズムを生成します。このコードはデバイスのコンフィグレーション中に実行され、HPS EMIFインターフェイスをセットアップおよびキャリブレーションします。

ガイドライン: hps_emifコンジットをHPSコンポーネントに接続します。

HPSに接続されるハード・メモリー・コントローラーには専用の接続があります。これは、プラットフォーム・デザイナーで接続する必要があります。HPS IPコンポーネント向け インテル® Arria® 10 EMIFは、この接続をhps_emifと呼ばれるコンジットを介して公開します。これは、HPSコンポーネントの「emif」コンジットに接続する必要があります。

図 7.  hps_emifに接続されるHPSコンポーネント

ガイドライン: HPSが外部SDRAMまたはL3 SDRAMインターコネクトのリソースにアクセスしている際に、HPS EMIF IPブロックがリセットされないようにします。

アプリケーションがHPS EMIF IPのリセットアサートと連携してコンテキストを保存および回復できない限り、HPS EMIF IPブロックへのリセットのアサートは、HPSのリセットアサートに一致する必要があります。これは、HPS EMIFリセット入力を、リセットソースからのリセットの1つまたはリセットの組み合わせに接続することで実現することができます。リセットソースには、HPSリセット出力 (h2f_reset、 h2f_cold_resetなど)、HPSのコールドリセットまたはウォームリセット入力も提供するシステム内のほかのリセット (HPS_nPOR、HPS_nRST、FPGA-to-HPSコールドリセットまたはウォームリセット要求) があります。

上記で説明されている方法ではなく、HPSをリセットせずにHPS EMIF IPをリセットする場合、アプリケーションでは、HPS EMIF IPのリセットがアサートされる前に、リセット・マネージャーのbrgmodrstレジスターのビット6 (drsch) を使用して、L3 SDRAMインターコネクトがリセットに入るようにする必要があります。また、HPS EMIF IOPLLがロックされるまでそれを維持する必要があります。これに従わない場合は、外部SDRAM、またはL3 SDRAMインターコネクト内のリソースへのその後のアクセスにおいて、プロセッサーがロックアップする可能性があります。

ガイドライン: HPSメモリー・コントローラーのデータマスク (DM) ピンが有効になっていることを確認します。

プラットフォーム・デザイナーでメモリー・コントローラーをインスタンス化する際は、チェックボックスを選択し、データ・マスク・ピンを有効にする必要があります。この制御が有効になっていない場合は、マスターがメモリーのネイティブ・ワード・サイズよりも小さいSDRAMのデータにアクセスするたびに、データの破損が発生します。

ガイドライン: HPS IP向けArria 10 EMIFおよび、ご利用の特定のデバイスとパッケージの組み合わせでサポートされているコンフィグレーションのDDR3またはDDR4コンポーネント、もしくはモジュールのみを選択します。

インテル® の外部メモリー・インターフェイス・スペック・エスティメーターは、 インテル® FPGAおよびSoCデバイスでサポートされている外部メモリー・インターフェイスの種類、コンフィグレーションおよび最大のパフォーマンス特性を比較できるパラメトリック・ツールです。
注: デバイスとパッケージの組み合わせのすべてで64または72ビット幅のインターフェイスがサポートされているわけではありません。

外部メモリー・インターフェイス・スペック・エスティメーターの詳細に関しては、インテルFPGAのウェブサイトで提供されている外部メモリー・インターフェイスのページを参照してください。

詳細は、 インテル® Arria® 10コア・ファブリックおよび汎用I/Oハンドブック内の「Arria 10デバイスにおける外部メモリー・インターフェイス」の章を参照してください。

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