インテルのみ表示可能 — Ixiasoft
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4.5.1.1.1. RMII
RMIIは、システムに同期する50MHzの単一中央クロックソース (REF_CLK) をすべてのポートの送信パスおよび受信パスに使用します。これにより、各ポートのTX_CLKとRX_CLKのソース・シンクロナスのクロックペアではなく、単一のボード・オシレーターをデザインで使用できるため、ポート密度が高いシステムにおいてシステムのクロックが簡素化され、ピン数が低減します。
RMIIは、2ビット幅の送信データパスと受信データパスを使用します。データおよび制御信号はすべて、REF_CLKの立ち上がりエッジに同期しています。RX_ER制御信号は使用されません。10Mbpsモードでは、データおよび制御信号はすべて、REF_CLKクロックの10サイクルの間有効に保たれます。
インターフェイスのクロックスキーム
EMACおよびRMII PHYは、50MHzのREF_CLKのソースを提供することができます。HPS_CLK1入力などの既存のクロックソースを使用し、内部PLLでシステムのクロックデザインをさらに簡素化させて、クロックソースを追加する必要性をなくします。
この章では、HPS EMACまたはPHYをソースとするREF_CLKに関するシステムのデザインシナリオを説明します。
ガイドライン: アプリケーションのREF_CLKのソース選択に関する詳細は、PHYデータシートを確認してください。
選択したPHYがアプリケーションのREF_CLKのクロックスキームをサポートしていることを確認してください。PHYのデータシートで指定されている要件および考慮事項に注意してください。
- HPSをソースとするREF_CLK
- PHYをソースとするREF_CLK
I/Oピンのタイミング
HPS EMACとPHY間のREF_CLKソースからREF_CLK入力ピンのルーティング遅延の差を考慮してください。
RX_CLKがデイジーチェーンでソースからMACそしてPHY、またはソースからPHYにルーティングされる場合、フライト時間の差を考慮する必要があります。これらのREF_CLKのロードでは、クロックの到達時間が異なります。
ガイドライン: データと制御信号のルーティング遅延とスキューを考慮し、HPS SoCデバイスのデータシートおよびPHYのデータシートで指定されているセットアップとホールドを満たします。
信号長が24インチを超えない限り、信号長の一致は必要ありません。24インチを超える場合は、クロック遅延とデータ遅延において、基本的なタイミング解析を実行する必要があります。
周期は、50MHzのREF_CLKで20nsです。PHYが10Mbpsモードもしくは100Mbpsモードのいずれに設定されている場合でも、この周波数は変わりません。
HPS EMACのクロックはすべて、RX_CLKに基づいています。そのため、EMACまたはPHYのいずれかからのREF_CLKのTcoおよびPCBのフライト時間は無視することができます。12インチまでの一般的なボードトレースで生じるフライト時間はわずか2nsであり、RXDのTsuとRX_CLK間は最小4nsであるため、20nsの期間をはるかに下回ります。
RXDとRX_CLK間には、2nsのホールド要件があります。RX_CLKに対するTXDのTcoは、MACまたはPHYのいずれの場合でも通常2nsを超えるため、これも簡単に満たすことができます。 インテル® Arria® 10 SoCデバイスの場合、RX_CLKに対するTXDのTcoは7nsから10nsです。
ガイドライン: REF_CLKのソースがデューティー・サイクル要件を満たしていることを確認します。
REF_CLKにジッター仕様はありませんが、35%から65%のデューティー・サイクル要件があります。この要件は、 インテル® Arria® 10のPLLおよび、GPIOのクロック出力、つまり、HPS IPからのTX_CLK信号のクロック出力によって満たします。