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Ixiasoft
4.5.1. HPS EMAC PHYインターフェイス
4.5.2. USBインターフェイスのデザイン・ガイドライン
4.5.3. QSPIフラッシュ・インターフェイスのデザイン・ガイドライン
4.5.4. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン
4.5.5. QSPIおよびSD/MMC/eMMCへのフラッシュ・メモリー・リセットの提供
4.5.6. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
ガイドライン: 選択したNANDフラッシュデバイスが、8ビットまたは16ビットのONFI 1.0に準拠するデバイスであることを確認します。
4.5.7. UARTインターフェイスのデザイン・ガイドライン
4.5.8. I2Cインターフェイスのデザイン・ガイドライン
5.1.1. 目的
5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築
5.1.3. アプリケーションに向けたオペレーティング・システムの選択
5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築
5.1.5. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築
5.1.6. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
5.1.7. ブート・ローダー・ソフトウェアの選択
5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択
5.1.9. ボードの立ち上げに関する考慮事項
5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項
5.1.11. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項
5.1.12. HPS ECCに関するデザインの考慮事項
5.1.13. セキュリティーに関するデザインの考慮事項
5.1.14. エンベデッド・ソフトウェアのデバッグとトレース
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4.5.6. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
ガイドライン: 選択したNANDフラッシュデバイスが、8ビットまたは16ビットのONFI 1.0に準拠するデバイスであることを確認します。
HPSのNANDフラッシュ・コントローラーには以下が必要です。
- 8ビットまたは16ビットのONFI 1.0に準拠する外部フラッシュデバイス
- ブートデバイスに向けてx8のインターフェイス、大容量ストレージ (ブート以外) の使用に向けてx16がサポートされる
- シングルレベル・セル (SLC) もしくはマルチレベル・セル (MLC)
- ブートソースにはce#とrb#ピンのペアを1組のみ利用可能です。大容量ストレージには3組まで追加ペアを利用できます。
- ページサイズ: 512バイト、2KB、4KB、 8KB
- ブロックごとのページ: 32、64、128、256、384、512
- 誤り訂正符号 (ECC) セクターサイズは、512バイト (4、8、16ビットの訂正)、または1024バイト (24ビットの訂正) にプログラミング可能です。
- NANDデバイスをブートに使用する場合は、ブートROMは512Bのセクターサイズを使用し、セクターあたり最大8ビットの訂正が可能なECCをサポートします。
注: NANDからのブートを選択する場合、専用HPS I/Oのラインはすべて使用されるため、UART信号 (必要な場合) はFPGAファブリックを介してルーティングする必要があります。したがって、UARTのログは、共有I/Oがコンフィグレーションされるまで利用することができません。詳細に関しては、NANDフラッシュデバイスの選択 を参照してください。
詳細に関しては、インテル® Arria® 10 SoC FPGA がサポートするフラッシュデバイスのウェブページで提供されている、サポートされるNANDデバイスのリストを参照してください。