インテルのみ表示可能 — GUID: pde1458163688436
Ixiasoft
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3.4. HPS EMIFに関するデザインの考慮事項
HPSの重要なコンポーネントは、外部SDRAMメモリーです。以下に示すデザインに関する考慮事項は、SDRAMメモリーとHPS間のインターフェイスを適切にデザインするためのものです。
- インテル® Arria® 10コア・ファブリックおよび汎用I/Oハンドブック
- External Memory Interface Handbook, Volume 3: Reference Material
ガイドライン: 外部SDRAMをHPSに接続する際は、 インテル® Arria® 10コア・ファブリックおよび汎用I/Oハンドブックを参照します。
インテル® Arria® 10コア・ファブリックおよび汎用I/Oハンドブックには、ハード・メモリー・コントローラー (HMC) ブロックおよび、I/OエレメントのDDR SDRAMメモリーの強化された機能サポートに関する情報が含まれています。また、このハンドブックは、I/Oカラムのアーキテクチャー、HPSでアクセスすることのできるHMCブロックが属する位置、および利用可能なデバイスとパッケージの組み合わせにサポートされる特定のタイプのインターフェイスの数を示しています。このハンドブックは、SoCデバイスのFPGA部分に関する主要な資料です。
- 第5章: Arria 10デバイスにおけるI/Oと高速I/O - Arria 10デバイスにおけるI/Oリソースの項内の、Arria 10デバイスにおけるGPIOバンク、SERDES、およびDPAの位置
この項では、HPSとアクセス可能なバンクの相対的な位置を含む、 インテル® Arria® 10ファミリーバリアントすべてのデバイスとパッケージの組み合わせすべてのI/Oカラムとバンク位置を示しています。
- 第6章: Arria 10デバイスにおける外部メモリー・インターフェイス - Arria 10デバイスパッケージのメモリー・インターフェイスのサポート
この項では、Arria 10 SXのデバイスとパッケージの組み合わせでサポートされるメモリータイプの数とサポートされる幅を示しています。
ガイドライン: 外部SDRAMをHPSに接続する際は、External Memory Interface Handbook, Volume 3: Reference Materialを参照します。
External Memory Interface Handbook, Volume 3: Reference Materialには、HPS外部メモリー・インターフェイスに使用される特定のI/Oバンク、アドレスもしくはコマンド、ECCおよびデータ信号の位置を理解するための詳細が含まれています。このハンドブックにはまた、それらの外部メモリー・インターフェイス信号のバンク内での配置における制約や、デフォルトの配置から変更することができる柔軟性についての重要な情報も含まれます。 インテル® では、3巻で構成されるEMIF Handbookで提供されている内容をすべて十分に把握することを推奨していますが、アプリケーションでHPS IPに向けて インテル® Arria® 10 EMIFを適切にデザインするためには、第3巻の次の章を理解していることが前提になります。
- 第2章: Functional Description – Intel Arria 10 EMIF、Intel Arria 10 EMIF for Hard Processor Subsystemの項
この項では、 インテル® Arria® 10 SXデバイスのHPS外部メモリー・インターフェイスでサポートされる特定の外部SDRAMメモリーのタイプ、速度、幅、およびインターフェイスとデバイスのコンフィグレーションについて説明しています。また、アドレス、コマンド、ECC、およびデータ信号の特定のI/Oバンクとレーンの位置を示す図が提供されています。HPS IP向け インテル® Arria® 10 EMIFのデフォルトの位置から変更する場合は、「Restrictions on I/O Bank Usage for Arria 10 EMIF IP with HPS」の項で、メモリー・インターフェイス信号の配置に関する詳細情報を確認してください。
以降のデザイン・ガイドラインは、上記で参照されているドキュメントに記載されている情報を補足するものです。