インテルのみ表示可能 — GUID: pde1458164346049
Ixiasoft
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5.1.12.3. L2キャッシュ・データ・メモリーのECC
L2キャッシュメモリーはECCで保護されており、タグRAMはパリティー保護されています。L2キャッシュのECCは、システム・マネージャーのコントロール・レジスターを介して有効になります。
ガイドライン: L1およびL2キャッシュは、ECCが有効にされているキャッシュ可能なメモリー領域に対して、ライトバックおよびライトアロケートとしてコンフィグレーションする必要があります。
インテル SoC EDSを介してサポートされるBSPの場合、BSP Editorユーティリティーを使用してBSPをECCサポートに対してコンフィグレーションすることができます。ベアメタル・ファームウェアの場合は、Arria 10 Hard Processor System Technical Reference ManualのCortex-A9 Microprocessor Unit Subsystemの章で、L2 Cache Controller Address Map for Arria 10の内容を参照してください。
ガイドライン: ACPを使用しL3インターコネクトを介して行われるキャッシュ・コヒーレント・アクセスでは、L2キャッシュ・コントローラーでECCが有効になっている場合、64ビット幅の64ビットにアライメントされた書き込みアクセスを行う必要があります。
ECCを有効にしてもL2キャッシュのパフォーマンスに影響はありませんが、ACPを使用するアクセスは、64ビット幅にし、メモリー内で64ビットにアライメントされている必要があります。これには、FPGA-to-HPSブリッジを介してACPにアクセスするFPGAマスターが含まれます。Arria 10 Hard Processor System Technical Reference ManualのHPS-FPGAブリッジに言及している章のFPGA-to-HPS Access to ACP部にある表8-3で、ブリッジ幅とFPGAマスター幅の可能な組み合わせ、アライメント、バーストサイズとバースト長を確認してください。