インテルのみ表示可能 — GUID: sek1491782091715
Ixiasoft
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2.2.1. FPGAファブリックへのHPSのアクセス
HPSのマスターがFPGAファブリックにアクセスするために使用できるブリッジは2つあります。それぞれのブリッジは特定のトラフィック・パターンに最適化されているため、HPSマスターがFPGAファブリックにアクセスする必要がある場合、どちらのブリッジがシステムに適切かを決定する必要があります。
ガイドライン: Lightweight HPS-to-FPGAブリッジを介してHPSをFPGAのソフト・ロジック・ペリフェラルに接続します。
ハードウェア・デザインにHPSからアクセス可能なペリフェラルがある場合は、それらをLightweight HPS-to-FPGAブリッジに接続する必要があります。ペリフェラルは通常、厳密に順序付けられた (ポストされない) アクセスによってHPSのMPUから1レジスターずつアクセスされます。アクセスは厳密に順序付けられているため、MPUからのトランザクションはスレーブからの応答が返されるまで完了しません。そのため、厳密に順序付けられているアクセスはレイテンシーに影響されやすくなります。よって、Lightweight HPS-to-FPGAブリッジをHPSに含むことで、厳密に順序付けられているアクセスのレイテンシーを低減します。
ガイドライン: HPS-to-FPGAブリッジを介してHPSをFPGAメモリーに接続します。
ハードウェア・デザインにHPSからアクセス可能なメモリーがある場合は、それをHPS-to-FPGAブリッジに接続する必要があります。Lightweight HPS-to-FPGAブリッジとは異なり、HPS-to-FPGAブリッジは、DMA転送やFPGAメモリーからのMPUソフトウェアの実行などのバースト・トラフィックに使用することを目的としています。
ガイドライン: HPSがFPGAロジックのメモリーとペリフェラルの両方にアクセスする必要がある場合は、HPS-to-FPGAブリッジとLightweight HPS-to-FPGAブリッジを使用します。
FPGAロジックにHPSからアクセス可能なメモリーとペリフェラルが混在する場合は、HPS-to-FPGAブリッジとLightweight HPS-to-FPGAブリッジをどちらもデザインに含めることが重要です。一般的にペリフェラル・アクセスはレイテンシーに影響されやすいため、FPGAファブリックへのほかのバーストアクセスがHPS-to-FPGAブリッジを介して行われている際に、Lightweight HPS-to-FPGAブリッジをペリフェラル・アクセスに使用することで、スタベーションを防ぎます。複数のHPSマスターがFPGAファブリックに同時にアクセスしている場合、両方のブリッジには並行してアクセスすることが可能なため、両方のブリッジを含めることはシステムのパフォーマンスの向上にもつながります。