インテルのみ表示可能 — GUID: pde1458163562367
Ixiasoft
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3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項
HPSをコンフィグレーションする際の最も重要な考慮事項の1つは、 インテル® Arria® 10 SoCデバイスでのI/Oの構成を理解することです。
Intel Arria 10 GX, GT, and SX Device Family Pin Connection Guidelinesの「Intel Arria 10 SX Pin Connection Guidelines」の章で示されている インテル® Arria® 10 SoCデバイスに関するガイドラインに従います。
1. HPS専用I/O
これらの17のI/Oは物理的にHPS内に配置されており、HPSに専用です。主にHPSのブートフラッシュ、クロック、およびリセットに使用されます。他のI/Oはすべて、FPGAロジックのI/Oカラムに配置されています。
2. HPS共有I/O (FPGAと共有される)
HPSペリフェラル信号またはFPGA信号のいずれかに使用することができる48ピン (HPS共有I/O) のI/Oバンクは1つあります。HPS共有I/Oは、HPSのコールドリセットによってリセットされると、入力トライステート・モードになります。
詳細は、Intel Arria 10 Hard Processor System Technical Reference Manualの付録「Booting and Configuration」を参照してください。
3. HPS外部メモリー・インターフェイスI/O (FPGAと共有される)
SDRAMメモリーに接続可能なモジュラーI/Oバンクは、選択したデバイスとパッケージに応じて2つまたは3つあります。それらのI/Oバンクの1つを使用し、アドレス、コマンド、およびECCデータ信号を接続します。残りの1つまたは2つのバンクは、データ信号を接続するためのものです。
4. FPGA I/O
汎用I/Oは、FPGAロジック、FPGA外部メモリー・インターフェイス、および高速シリアル・インターフェイスに使用することができます。
HPS専用I/O | HPS外部メモリー・インターフェイスI/O | HPS-FPGA共有IO48 | FPGA I/O | |
---|---|---|---|---|
利用可能なI/O数 | 17 | 最大3つのIO48バンク | 48 | 他のデバイスI/Oすべて |
位置 | HPSブロック内の専用I/Oのバンク | I/Oバンク2I、2J、2K (HPSに隣接) (バンクはすべて同じカラム内) |
FPGA I/Oバンク2L (HPSブロックに隣接) | FPGA I/Oバンク |
サポートされる電圧 | 1.8V、2.5Vおよび3.0V | DDR3およびDDR4プロトコルをサポートするLVDS I/O | 3V I/Oバッファータイプの電圧サポート1 | LVDS I/O、3V I/O、および高速シリアルI/O (HSIO) のバッファータイプの電圧サポート2 |
目的 | クロック、リセット、ブートソース、UART |
HPSメインメモリー | 高速HPSペリフェラル | 汎用およびトランシーバーI/O |
タイミング制約 | 固定 | メモリー・コントローラーIPによって提供される3 | 正当な組み合わせに固定3 | ユーザー定義 |
推奨ペリフェラル | QSPI、NANDx8、eMMC、SD/MMCカード、UART |
DDR3およびDDR4 SDRAM | EMAC、USB (正当な組み合わせに関しては、HPSプラットフォーム・デザイナー・コンポーネントを参照してください。) |
低速ペリフェラル (I2C、SPI、EMAC-MII) |