AN 763: インテル® Arria® 10 SoCデバイスのデザイン・ガイドライン

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ID 683192
日付 8/14/2020
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要 2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン 3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン 4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン 5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要 x
1.1. SoC FPGAの設計者に向けたチェックリスト 1.2. SoC FPGAデザインに向けたHPSのデザイン・ガイドラインの概要 1.3. SoC FPGAデザインに向けたボード・デザイン・ガイドラインの概要 1.4. SoC FPGAデザインに向けたエンベデッド・ソフトウェアのデザイン・ガイドラインの概要 1.5. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要の改訂履歴
2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン x
2.1. HPSメモリーマップド・インターフェイスの概要 2.2. 推奨されるシステムトポロジー 2.3. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドラインの改訂履歴
2.1. HPSメモリーマップド・インターフェイスの概要 x
2.1.1. HPS-to-FPGAブリッジ 2.1.2. Lightweight HPS-to-FPGAブリッジ 2.1.3. FPGA-to-HPSブリッジ 2.1.4. FPGA-to-SDRAMポート 2.1.5. インターフェイスの帯域幅
2.2. 推奨されるシステムトポロジー x
2.2.1. FPGAファブリックへのHPSのアクセス 2.2.2. キャッシュ・コヒーレンシーの維持 2.2.3. FPGAとデータを共有するMPU 2.2.4. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例
2.2.2. キャッシュ・コヒーレンシーの維持 x
2.2.2.1. ACPに関連するロックアップの回避
2.2.4. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例 x
2.2.4.1. 例1: FPGAでHPS SDRAMから直接データを読み出す 2.2.4.2. 例 2: FPGAでHPS SDRAMにデータを直接書き込む 2.2.4.3. 例3: FPGAでキャッシュ・コヒーレンシーなデータをHPSから読み取る 2.2.4.4. 例4: FPGAでキャッシュ・コヒーレントなデータをHPSに書き込む
3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン x
3.1. SoC FPGAデザインの開始 3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 3.4. HPS EMIFに関するデザインの考慮事項 3.5. DMAに関する考慮事項 3.6. インテル® Arria® 10 SoC FPGAのHPS部分に関するデザイン・ガイドラインの改訂履歴
3.1. SoC FPGAデザインの開始 x
3.1.1. HPS-to-FPGAインターフェイスのデザインに推奨される開始点 3.1.2. SoC FPGAトポロジーの決定
3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 x
3.2.1. HPSピンの多重化に関するデザインの考慮事項 3.2.2. HPS I/Oの設定: 制約とドライブ強度
3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 x
3.3.1. HPSのクロックのプランニング 3.3.2. 早期のピン・プランニングとI/O割り当ての解析 3.3.3. HPSのクロック、リセット、PoRのピンの機能と接続 3.3.4. 内部クロック 3.3.5. FPGAのリコンフィグレーションおよびFPGAのコンフィグレーション失敗時におけるHPSのリセット 3.3.6. HPSペリフェラルのリセット管理
3.4. HPS EMIFに関するデザインの考慮事項 x
3.4.1. HPSをSDRAMに接続するための考慮事項 3.4.2. HPS SDRAM I/Oの位置 3.4.3. Arria 10 HPS EMIFとSoC FPGAデバイスの統合 3.4.4. HPSメモリーのデバッグ
3.4.2. HPS SDRAM I/Oの位置 x
3.4.2.1. I/Oバンク2K、レーン0、1、2 (Addr/Cmd) 3.4.2.2. I/Oバンク2K、レーン3 (ECC) 3.4.2.3. I/Oバンク、2J (データ) 3.4.2.4. I/Oバンク、2I (データ、64、72ビット・インターフェイス)
3.5. DMAに関する考慮事項 x
3.5.1. DMAコントローラーの選択 3.5.2. HPSインターコネクトによるDMAマスターの帯域幅の最適化
4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン x
4.1. オンボード電源の立ち上げとブートROM/ブートローダーのデバッグ 4.2. FPGAのリコンフィグレーション 4.3. HPSの消費電力に関するデザインの考慮事項 4.4. HPSのバウンダリー・スキャン 4.5. HPSインターフェイスのデザイン・ガイドライン 4.6. 未使用HPSブロックの接続ガイドライン 4.7. インテル® Arria® 10 SoC FPGAのボード・デザイン・ガイドラインの改訂履歴
4.2. FPGAのリコンフィグレーション x
4.2.1. HPSのリブートによるフラッシュ・アップデート 4.2.2. SoC FPGAのパーシャル・リコンフィグレーション
4.3. HPSの消費電力に関するデザインの考慮事項 x
4.3.1. システムおよびボードの早期プランニング 4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 4.3.4. 消費電力の解析 4.3.5. 消費電力の最適化
4.3.1. システムおよびボードの早期プランニング x
4.3.1.1. 早期消費電力見積もり
4.3.1.1. 早期消費電力見積もり x
4.3.1.1.1. Mainワークシート 4.3.1.1.2. IOワークシート 4.3.1.1.3. IO-IPワークシート 4.3.1.1.4. HPSワークシート
4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 x
4.3.2.1. デバイスの消費電力とHPS性能の検討 4.3.2.2. 必要なHPSブートクロック周波数の検討
4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 x
4.3.3.1. デバイスの電源投入 4.3.3.2. 電源ピンの接続と電源
4.3.5. 消費電力の最適化 x
4.3.5.1. プロセッサーとメモリーのクロックスピード 4.3.5.2. MPUのスタンバイモードとダイナミック・クロック・ゲーティング 4.3.5.3. ペリフェラルにおける電源管理 4.3.5.4. 電源を切断することによる電源管理
4.5. HPSインターフェイスのデザイン・ガイドライン x
4.5.1. HPS EMAC PHYインターフェイス 4.5.2. USBインターフェイスのデザイン・ガイドライン 4.5.3. QSPIフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.4. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 4.5.5. QSPIおよびSD/MMC/eMMCへのフラッシュ・メモリー・リセットの提供 4.5.6. NANDフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.7. UARTインターフェイスのデザイン・ガイドライン 4.5.8. I2Cインターフェイスのデザイン・ガイドライン
4.5.1. HPS EMAC PHYインターフェイス x
4.5.1.1. 共有I/Oを介して接続されるPHYインターフェイス 4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス 4.5.1.3. MDIO 4.5.1.4. PHYインターフェイスに関するデザイン上の一般的な考慮事項
4.5.1.1. 共有I/Oを介して接続されるPHYインターフェイス x
4.5.1.1.1. RMII 4.5.1.1.2. RGMII I/Oピンのタイミング
4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス x
4.5.1.2.1. GMII/MII 4.5.1.2.2. RMIIへの適合 4.5.1.2.3. SGMIIへの適合
4.5.1.4. PHYインターフェイスに関するデザイン上の一般的な考慮事項 x
4.5.1.4.1. シグナル・インテグリティー
5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1. HPSに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン 5.2. サポートと関連資料 5.3. インテル® Arria® 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン改訂履歴
5.1. HPSに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1.1. 目的 5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築 5.1.3. アプリケーションに向けたオペレーティング・システムの選択 5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築 5.1.5. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築 5.1.6. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 5.1.7. ブート・ローダー・ソフトウェアの選択 5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択 5.1.9. ボードの立ち上げに関する考慮事項 5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項 5.1.11. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項 5.1.12. HPS ECCに関するデザインの考慮事項 5.1.13. セキュリティーに関するデザインの考慮事項 5.1.14. エンベデッド・ソフトウェアのデバッグとトレース
5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築 x
5.1.2.1. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
5.1.3. アプリケーションに向けたオペレーティング・システムの選択 x
5.1.3.1. LinuxまたはRTOSの使用 5.1.3.2. ベアメタル・アプリケーションの開発 5.1.3.3. ベアメタル・フレームワークとしてのブートローダーの使用 5.1.3.4. 対称型および非対称型マルチプロセッシング・モード (SMPおよびAMP)
5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築 x
5.1.4.1. Linux向けゴールデン・システム・リファレンス・デザイン (GSRD) 5.1.4.2. Linux向けGSRDのビルドフロー 5.1.4.3. ソースコード管理における考慮事項 5.1.4.4. Linuxのデバイスツリーに関するデザインの考慮事項
5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択 x
5.1.8.1. ソフトウェア・ビルド・ツールの選択 5.1.8.2. ソフトウェア・デバッグ・ツールの選択 5.1.8.3. ソフトウェア・トレース・ツールの選択
5.1.9. ボードの立ち上げに関する考慮事項 x
5.1.9.1. SDRAM初期化の計画
5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項 x
5.1.10.1. ブートにおけるデザインの考慮事項 5.1.10.2. コンフィグレーション
5.1.10.1. ブートにおけるデザインの考慮事項 x
5.1.10.1.1. ブートソース 5.1.10.1.2. 必要なフラッシュデバイスの選択 5.1.10.1.3. BSELのオプション 5.1.10.1.4. ブートクロック 5.1.10.1.5. ブートヒューズの使用方法の決定 5.1.10.1.6. CSELのオプション 5.1.10.1.7. フラッシュのプログラミング方法の決定 5.1.10.1.8. NANDフラッシュデバイスの選択 5.1.10.1.9. QSPIフラッシュデバイスの選択 5.1.10.1.10. 参考資料
5.1.10.2. コンフィグレーション x
5.1.10.2.1. 従来のコンフィグレーション 5.1.10.2.2. HPSで開始するコンフィグレーション
5.1.12. HPS ECCに関するデザインの考慮事項 x
5.1.12.1. ECCに関する一般的なデザインの考慮事項 5.1.12.2. 外部SDRAMインターフェイスのECC 5.1.12.3. L2キャッシュ・データ・メモリーのECC 5.1.12.4. フラッシュメモリーのECC
5.2. サポートと関連資料 x
5.2.1. サポート 5.2.2. ハードウェアの関連資料 5.2.3. ソフトウェアの関連資料
5.2.3. ソフトウェアの関連資料 x
5.2.3.1. インテル® Arria® 10 SoC開発キット向けビルド済みブートローダー例
1. インテル® Arria® 10 SoC FPGAのデザイン・ガイドラインの概要
2. インテル® Arria® 10 HPSとFPGAのインターコネクト接続に関するガイドライン
3. Arria 10 SoC FPGAのHPS部分に関するデザイン・ガイドライン
4. Arria 10 SoC FPGAのボード・デザイン・ガイドライン
5. Arria 10 SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン

4.5.1.1.2. RGMII

RGMIIは、PHY層で10Mbps、100Mbps、および1000Mbpsの接続速度をサポートするため、最も一般的なインターフェイスです。

RGMIIは、4ビット幅の送信データパスおよび受信データパスを使用しており、それぞれが独自のソース・シンクロナスのクロックを備えています。送信におけるデータおよび制御信号はすべてTX_CLKにソース・シンクロナスで、受信におけるデータおよび制御信号はすべてRX_CLKにソース・シンクロナスです。

すべての速度モードにおいて、TX_CLKはMACがソースであり、RX_CLKはPHYがソースになります。1000Mbpsモードでは、TX_CLKおよびRX_CLKは125MHzであり、デュアル・データ・レート (DDR) 信号が使用されます。10Mbpsおよび100Mbpsのモードではそれぞれ、TX_CLKとRX_CLKは2.5MHzおよび25MHzであり、立ち上がりエッジのシングル・データ・レート (SDR) 信号が使用されます。

図 12. RGMII MAC/PHYインターフェイス

I/Oピンのタイミング

この章では、1000Mbpsモードの要件を満たすという観点からRGMIIインターフェイスのタイミングについて説明します。インターフェイスのタイミングマージンは、1000Mbpsモードにおいて最も厳しいため、これがここで考慮する唯一のシナリオになります。

125MHzでの周期は8nsですが、両方のエッジが使用されるため、有効な期間はわずか4nsになります。TXバスおよびRXバスは完全に独立しておりソース・シンクロナスであるため、タイミングは簡潔になります。RGMIIの仕様では、CLKがレシーバー側でDATAから一方の方向に最小1.0ns、最大2.6ns遅延するように求めています。

すなわち、TX_CLKはMAC出力からPHY入力に、RX_CLKはPHY出力からMAC入力に遅延する必要があります。信号は、出力ピンでの測定において、各方向+/- 500psのRGMIIスキュー仕様内でソース・シンクロナスに送信されます。それぞれの方向に必要な最小遅延は1nsですが、 インテル® では、1.5nsから2.0nsの遅延をターゲットとし、大幅なタイミングマージンを確保することを推奨しています。

送信パスのセットアップおよびホールド

TX_CLKとTX_CTLおよびTXD[3:0] 間のセットアップおよびホールドのみが送信では重要です。 インテル® Arria® 10のI/Oでは、出力で最大800psの追加遅延を提供することができます。この遅延は、 インテル® Quartus® PrimeのAssignment Editorの出力遅延ロジックオプションを使用して有効にします。

ガイドライン: Arria 10からのTX_CLKには、800psのI/O遅延のほかに少なくとも200psの遅延を導入し、RGMIIの仕様にある1.0nsのPHY最小入力セットアップ時間を満たす必要があります。

この時間を合計で1.5nsから2.0nsの推奨遅延まで増やすことが強く推奨されます。これは、HPSから提供される800psのI/O遅延に700psから1200psの別の遅延を加えることで実現します。多くのPHYはプログラミング可能なスキューを提供します。一部はRGMII 2.0をサポートしており、デフォルトで送信データパスと受信データパスの両方のスキューが有効になります。

ガイドライン: PHYの遅延機能とFPGA I/Oの遅延機能の間において、CTLおよびD[3:0] に対するCLKの2nsの遅延、もしくは、ほとんどのPHYで広く使われている1.2nsの一般的な最小セットアップ・スキューを確保する必要があります。

詳細は、PHYベンダーより提供されているデータシートを確認してください。

ガイドライン: 要求されている遅延に必要な インテル® 設定がデザインに含まれていることを確認し、HPS EMAC出力をコンフィグレーションします。

インテル® Arria® 10 SoC開発キットおよび関連する インテル® Arria® 10ゴールデン・ハードウェア・リファレンス・デザイン (GHRDはGSRDのハードウェア・コンポーネントです) では、PHYのスキューとFPGAのスキューの組み合わせは、Micrel PHYで実装されます。ゴールデン・システム・リファレンス・デザイン (GSRD) の インテル® Quartus® Primeの設定とPHYドライバーコードを参照してください。

受信パスのセットアップおよびホールド

受信のタイミングでは、RX_CLKとRX_CTLおよびRXD[3:0] 間のセットアップおよびホールドのみを考慮する必要があります。 インテル® Arria® 10のI/Oでは、最大3200psの遅延を入力に追加することができます。 インテル® Arria® 10の入力では、この3.2nsのI/O遅延により、PHY側もしくはボードトレースの遅延側でほかの内容を考慮することなく、RX_CLKのこのタイミングを達成することができます。

ガイドライン: ハードウェア開発者は、必要なFPGAスキューを指定し、ソフトウェア開発者がデバイス・ドライバー・コードにスキューを追加できるようにする必要があります。

このコード例は、 インテル® Arria® 10 GSRDのLinuxデバイスドライバーより入手することができます。

レベル 2 の表題