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5.1.1. 目的
5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築
5.1.3. アプリケーションに向けたオペレーティング・システムの選択
5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築
5.1.5. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築
5.1.6. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
5.1.7. ブート・ローダー・ソフトウェアの選択
5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択
5.1.9. ボードの立ち上げに関する考慮事項
5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項
5.1.11. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項
5.1.12. HPS ECCに関するデザインの考慮事項
5.1.13. セキュリティーに関するデザインの考慮事項
5.1.14. エンベデッド・ソフトウェアのデバッグとトレース
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3.4.2.4. I/Oバンク、2I (データ、64、72ビット・インターフェイス)
HPS IPコア向けArria 10 EMIFは、64、72ビット・インターフェイスの上位4つの非ECC DQ/DQSデータレーン信号グループにI/Oバンク2Iを使用します。64ビットより狭いインターフェイスの場合、I/Oバンク2Iは使用されません。
ガイドライン: HPS IP向けArria 10 EMIFで使用していないレーンのI/Oピンは、FPGA GPIOとして使用することができます。
16、24、32、40ビット・インターフェイスの場合、HPS IP向けArria 10 EMIFはI/Oバンク2Iを使用しないため、バンク全体をFPGAファブリックで汎用I/Oとして使用することができます。利用可能なI/O規格には、HPS EMIFの外部SDRAM信号規格による制限がかかることはありません。通常の規則が適用されます。
ガイドライン: HPS IP向けArria 10 EMIFで使用しているレーンの未使用ピンは、FPGA GPIとして使用することができます。
64、72ビット・インターフェイスの場合は、I/Oバンク2IのI/Oレーンはすべて使用されます。未使用のピンは、FPGAファブリックで汎用の入力専用として使用することができます。これらの使用されているレーンの未使用のピン位置に割り当てられるFPGA GPI信号は、I/Oバンク2IのVCCIOおよびVREFの供給レベルと互換性のあるI/O規格をサポートします。これらの供給レベルは、外部SDRAMの信号規格によって規定されます。