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5.1.1. 目的
5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築
5.1.3. アプリケーションに向けたオペレーティング・システムの選択
5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築
5.1.5. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築
5.1.6. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
5.1.7. ブート・ローダー・ソフトウェアの選択
5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択
5.1.9. ボードの立ち上げに関する考慮事項
5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項
5.1.11. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項
5.1.12. HPS ECCに関するデザインの考慮事項
5.1.13. セキュリティーに関するデザインの考慮事項
5.1.14. エンベデッド・ソフトウェアのデバッグとトレース
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4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス
HPS EMAC PHYインターフェイスにFPGA I/Oを使用することは、PHYインターフェイスで使用できる共有I/Oが十分に残されていない場合や、HPS EMACでネイティブにサポートされていないPHYインターフェイスに適合させる場合に有効です。
ガイドライン: プラットフォーム・デザイナーでHPSコンポーネントをコンフィグレーションする際は、PHYインターフェイスの送信クロック周波数を指定します。
他のPHYインターフェイスに適合させる場合も含め、GMIIもしくはMIIには、HPS EMAC PHYインターフェイスの送信パスの最大クロック周波数を指定します (GMIIの場合は125MHz、MIIの場合は25MHz)。このコンフィグレーションにより、プラットフォーム・デザイナーでのシステム生成時に、クロックの適切なタイミング制約がPHYインターフェイスの送信クロックに適用されます。