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3.3.1. HPSのクロックのプランニング
3.3.2. 早期のピン・プランニングとI/O割り当ての解析
3.3.3. HPSのクロック、リセット、PoRのピンの機能と接続
3.3.4. 内部クロック
3.3.5. FPGAのリコンフィグレーションおよびFPGAのコンフィグレーション失敗時におけるHPSのリセット
ガイドライン: HPSを介してFPGAのコンフィグレーションを開始する前に、ソフトウェアでFPGAコンフィグレーション・イメージの整合性チェックを行います。
ガイドライン: FPGAが外部ソースによって完全にコンフィグレーションされている間、HPSがリセットに入っていることを確認します。これにより、共有I/OおよびHPS SDRAM I/Oは、HPSでこれらのリソースが必要になるまでにコンフィグレーションされます。
ガイドライン: リコンフィグレーション中にHPSを動作させる場合は、リコンフィグレーション・ビットストリームをパーシャル・リコンフィグレーション・イメージとして設計します。
3.3.6. HPSペリフェラルのリセット管理
5.1.1. 目的
5.1.2. ソフトウェア開発プラットフォームのコンポーネントの構築
5.1.3. アプリケーションに向けたオペレーティング・システムの選択
5.1.4. Linuxに向けたソフトウェア開発プラットフォームの構築
5.1.5. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築
5.1.6. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
5.1.7. ブート・ローダー・ソフトウェアの選択
5.1.8. 開発、デバッグおよびトレースに向けたソフトウェア・ツールの選択
5.1.9. ボードの立ち上げに関する考慮事項
5.1.10. ブートおよびコンフィグレーションに関するデザインの考慮事項
5.1.11. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項
5.1.12. HPS ECCに関するデザインの考慮事項
5.1.13. セキュリティーに関するデザインの考慮事項
5.1.14. エンベデッド・ソフトウェアのデバッグとトレース
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3.3.5. FPGAのリコンフィグレーションおよびFPGAのコンフィグレーション失敗時におけるHPSのリセット
FPGAのリコンフィグレーションおよびFPGAのコンフィグレーション失敗時に、デバイスのI/Oはトライステートになり、HPSはHPS共有I/OおよびHPS外部メモリー・インターフェイスI/Oへのアクセスを喪失します。
ガイドライン: HPSを介してFPGAのコンフィグレーションを開始する前に、ソフトウェアでFPGAコンフィグレーション・イメージの整合性チェックを行います。
ガイドライン: FPGAが外部ソースによって完全にコンフィグレーションされている間、HPSがリセットに入っていることを確認します。これにより、共有I/OおよびHPS SDRAM I/Oは、HPSでこれらのリソースが必要になるまでにコンフィグレーションされます。
ガイドライン: リコンフィグレーション中にHPSを動作させる場合は、リコンフィグレーション・ビットストリームをパーシャル・リコンフィグレーション・イメージとして設計します。
詳細は、Intel Arria 10 Hard Processor System Technical Reference Manualの「FPGA Manager」の章を参照してください。