インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザー

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ID 683243
日付 1/31/2023
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ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. インテル® Quartus® Prime タイミング・アナライザーの使用 A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. タイミング解析の概要 x
1.1. このバージョンの新機能 1.2. タイミング解析の基本概念 1.3. タイミング解析の概要の改訂履歴
1.2. タイミング解析の基本概念 x
1.2.1. タイミングパスとクロックの解析 1.2.2. クロックのセットアップ解析 1.2.3. クロックのホールド解析 1.2.4. リカバリーとリムーバル解析 1.2.5. マルチサイクル・パス解析 1.2.6. メタスタビリティー解析 1.2.7. タイミングの悲観 1.2.8. データとしてのクロックの解析 1.2.9. マルチコーナー・タイミング解析 1.2.10. 時間の借用
1.2.1. タイミングパスとクロックの解析 x
1.2.1.1. タイミング・ネットリスト 1.2.1.2. タイミングパス 1.2.1.3. データとクロックの到着時間 1.2.1.4. 起動エッジとラッチエッジ
1.2.5. マルチサイクル・パス解析 x
1.2.5.1. マルチサイクル・クロック・ホールド 1.2.5.2. マルチサイクル・クロック・セットアップ
1.2.10. 時間の借用 x
1.2.10.1. 時間借用における制限 1.2.10.2. ラッチでの時間借用
2. インテル® Quartus® Prime タイミング・アナライザーの使用 x
2.1. タイミング解析フロー 2.2. ステップ 1: タイミング・アナライザーの設定を指定 2.3. ステップ 2: タイミング制約の指定 2.4. ステップ 3: タイミング・アナライザーの実行 2.5. ステップ 4: タイミングレポートの解析 2.6. タイミング制約の適用 2.7. タイミング・アナライザーの Tcl コマンド 2.8. インポートされたコンパイル結果のタイミング解析 2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴 2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.4. ステップ 3: タイミング・アナライザーの実行 x
2.4.1. タイミング解析の動作条件の設定 2.4.2. 時間借用最適化のイネーブル
2.5. ステップ 4: タイミングレポートの解析 x
2.5.1. タイミングレポートの生成 2.5.2. デザイン・アシスタントでのクロスプローブ 2.5.3. タイミング・アナライザーからのデザイン・アシスタントの起動 2.5.4. 他のツールでのタイミングパスの特定 2.5.5. 制約とタイミングレポートの関連付け
2.5.1. タイミングレポートの生成 x
2.5.1.1. Fmax 概要レポート 2.5.1.2. タイミングレポート 2.5.1.3. ソースファイルごとのタイミングレポート 2.5.1.4. データ遅延レポート 2.5.1.5. ネット遅延レポート 2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート 2.5.1.7. クロック間転送レポート 2.5.1.8. メタスタビリティー・レポート 2.5.1.9. CDC Viewer レポート 2.5.1.10. 非同期 CDC レポート 2.5.1.11. ロジック深度レポート 2.5.1.12. 近隣パスレポート 2.5.1.13. レジスター分布レポート 2.5.1.14. ルーティング着目ネットレポート 2.5.1.15. リタイミング制約レポート 2.5.1.16. レジスター統計情報レポート 2.5.1.17. パイプライン情報レポート 2.5.1.18. 時間借用データレポート 2.5.1.19. 例外レポートおよび例外範囲レポート 2.5.1.20. ボトルネック・レポート
2.5.1.13. レジスター分布レポート x
2.5.1.13.1. タイミングパスのエンドポイントの Tension が大きいレジスター 2.5.1.13.2. 直接ファンアウトによる Tension が大きいレジスター
2.5.1.20. ボトルネック・レポート x
2.5.1.20.1. カスタム・ボトルネック基準の指定
2.5.2. デザイン・アシスタントでのクロスプローブ x
2.5.2.1. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ
2.6. タイミング制約の適用 x
2.6.1. 推奨される初期の SDC 制約 2.6.2. SDC ファイルの優先順位 2.6.3. 反復する制約の変更 2.6.4. エンティティーに結び付けられた SDC ファイルの使用 2.6.5. クロックの作成とクロックの制約 2.6.6. I/O制約の作成 2.6.7. 遅延およびスキュー制約の作成 2.6.8. タイミング例外の作成 2.6.9. フィッターの過剰制約の使用 2.6.10. 回路例と SDC ファイル
2.6.1. 推奨される初期の SDC 制約 x
2.6.1.1. クロックの作成 (create_clock) 2.6.1.2. PLL クロックの導出 (derive_pll_clocks) 2.6.1.3. クロックの不確実性の導出 (derive_clock_uncertainty) 2.6.1.4. クロックグループの設定 (set_clock_groups)
2.6.4. エンティティーに結び付けられた SDC ファイルの使用 x
2.6.4.1. エンティティーに結び付けられた制約のスコープ 2.6.4.2. エンティティーに結び付けられた制約の例
2.6.5. クロックの作成とクロックの制約 x
2.6.5.1. ベースクロックの作成 2.6.5.2. 仮想クロックの作成 2.6.5.3. 生成されるクロックの作成 (create_generated_clock) 2.6.5.4. PLL クロックの導出 2.6.5.5. クロックグループの作成 (set_clock_groups) 2.6.5.6. クロックの影響による特性の考慮 2.6.5.7. CDC パスの制約
2.6.5.1. ベースクロックの作成 x
2.6.5.1.1. クロックの自動検出と制約の作成
2.6.5.2. 仮想クロックの作成 x
2.6.5.2.1. I/O インターフェイスの不確実性の指定 2.6.5.2.2. I/O インターフェイスのクロック不確実性の例
2.6.5.3. 生成されるクロックの作成 (create_generated_clock) x
2.6.5.3.1. クロック分周器の例 (-divide_by) 2.6.5.3.2. クロック・マルチプレクサーの例
2.6.5.5. クロックグループの作成 (set_clock_groups) x
2.6.5.5.1. 排他的クロックグループ (-logically_exclusive または -physically_exclusive) 2.6.5.5.2. 非同期クロックグループ (-asynchronous) 2.6.5.5.3. set_clock_groups 制約のヒント
2.6.5.6. クロックの影響による特性の考慮 x
2.6.5.6.1. クロック・レイテンシーの設定 (set_clock_latency) 2.6.5.6.2. クロックの不確実性
2.6.6. I/O制約の作成 x
2.6.6.1. 入力の制約 (set_input_delay) 2.6.6.2. 出力の制約 (set_output_delay)
2.6.7. 遅延およびスキュー制約の作成 x
2.6.7.1. 高度な I/O タイミングおよびボード・トレース・モデルの遅延 2.6.7.2. 最大スキュー (set_max_skew) 2.6.7.3. ネット遅延 (set_net_delay)
2.6.8. タイミング例外の作成 x
2.6.8.1. タイミング例外の優先順位 2.6.8.2. フォルスパス (set_false_path) 2.6.8.3. 最小遅延と最大遅延 2.6.8.4. マルチサイクル･パス 2.6.8.5. マルチサイクル例外の例 2.6.8.6. 遅延アノテーション 2.6.8.7. デザインのパーティション・ポートの制約
2.6.8.4. マルチサイクル･パス x
2.6.8.4.1. 一般的なマルチサイクルのアプリケーション 2.6.8.4.2. マルチサイクルによるセットアップの緩和 (set_multicyle_path) 2.6.8.4.3. 位相シフトの考慮 (-phase)
2.6.8.5. マルチサイクル例外の例 x
2.6.8.5.1. デフォルトのマルチサイクル解析 2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0 2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1 2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり) 2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数 2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり) 2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数 2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
2.7. タイミング・アナライザーの Tcl コマンド x
2.7.1. quartus_sta 実行ファイル 2.7.2. コレクション・コマンド
2.7.2. コレクション・コマンド x
2.7.2.1. ワイルドカード文字 2.7.2.2. コレクション・アイテムの追加と削除 2.7.2.3. コレクションのクエリー 2.7.2.4. get_pins コマンドの使用
1. タイミング解析の概要
2. インテル® Quartus® Prime タイミング・アナライザーの使用
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

1.2.10. 時間の借用

時間の借用により、パフォーマンスを向上させることができます。この場合、時間を借りるフリップフロップまたはラッチで終了するパスで、レジスター・パイプラインの次のパスから時間を「借りる」ことができるようにします。借りた時間は次のパスから差し引かれるため、累積タイミングは同じになります。このように、時間を借りることにより、デザインのよりクリティカルな部分にスラックを移すことができます。時間を借りない場合、タイミング・アナライザーは各パスを個別に解析し、通常は各転送に正確に 1 クロックサイクルを想定します。
図 34. 時間借用例

インテル® Stratix® 10 および インテル® Arria® 10 デバイスの一部のフリップフロップでは、時間の借用が可能です。時間借用に利用できる正確なウィンドウサイズは、ハードウェアの設定によって異なります。Fitter (Finalize) ステージでは、ハードウェアの制約と利用可能なホールドスラックに基づき、時間を借りる各フリップフロップに適切な借用ウィンドウが自動的にコンフィグレーションされます。1

図 35. さまざまなスラック条件と借用値での時間借り

インテル FPGA デバイスは通常、いくつかの借用ウィンドウサイズのみをサポートします。例えば、 インテル® Stratix® 10 デバイスは、小、中、大をサポートします。通常は、複数のフリップフロップのグループで同じ設定を共有します。実際に借りる値は、特定の借用ウィンドウ内で制限なく柔軟に変更可能です。タイミング・アナライザーによる借用量の計算は、動作条件、クロック、および信号の立ち上がりエッジと立ち下がりエッジごとに個別に行われます。より広い借用ウィンドウを選択すると、ホールドスラックが減少します。コンパイラーは、ホールドスラックで許容される場合にのみ、より広い設定を選択します。さらに、(最適な時間借用ソリューションに基づき) 特定のレジスターグループに対して狭いウィンドウで十分であるとコンパイラーが判断した場合、コンパイラーは、広いウィンドウに十分なホールドスラックがある場合でも、狭いウィンドウを使用します。

特定の借用ウィンドウサイズにおいて、借用ウィンドウの正確なサイズはレジスター入力 (d または sclr など)、着信信号のエッジ (立ち上がりまたは立ち下がり)、デバイスのスピードグレード、および動作条件によって異なります。

RTL を変更せずに、時間借用の自動実装を有効にすることができます。有効にすると、フィッターは自動的にウィンドウサイズをコンフィグレーションします。また、フィッターは、デザインのレジスターで利用可能な借用ウィンドウ内で最適な時間借用量を決定し、時間借用フリップフロップに配置します。

レベル・センシティブなラッチを含むデザインで適切なタイミング解析を行うには通常、時間の借用が必要です。ただし、フィッターによる自動時間借用最適化は、レベル・センシティブなラッチに適用されません。これは、ラッチでの時間借用 で詳しく説明しています。


セクションの内容
時間借用における制限
ラッチでの時間借用

関連情報
1 パーシャル・リコンフィグレーション・デザインでは、追加制約が時間借用ウィンドウサイズに適用される場合があります。
レベル 2 の表題