インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザー

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ID 683243
日付 1/31/2023
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ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. インテル® Quartus® Prime タイミング・アナライザーの使用 A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. タイミング解析の概要 x
1.1. このバージョンの新機能 1.2. タイミング解析の基本概念 1.3. タイミング解析の概要の改訂履歴
1.2. タイミング解析の基本概念 x
1.2.1. タイミングパスとクロックの解析 1.2.2. クロックのセットアップ解析 1.2.3. クロックのホールド解析 1.2.4. リカバリーとリムーバル解析 1.2.5. マルチサイクル・パス解析 1.2.6. メタスタビリティー解析 1.2.7. タイミングの悲観 1.2.8. データとしてのクロックの解析 1.2.9. マルチコーナー・タイミング解析 1.2.10. 時間の借用
1.2.1. タイミングパスとクロックの解析 x
1.2.1.1. タイミング・ネットリスト 1.2.1.2. タイミングパス 1.2.1.3. データとクロックの到着時間 1.2.1.4. 起動エッジとラッチエッジ
1.2.5. マルチサイクル・パス解析 x
1.2.5.1. マルチサイクル・クロック・ホールド 1.2.5.2. マルチサイクル・クロック・セットアップ
1.2.10. 時間の借用 x
1.2.10.1. 時間借用における制限 1.2.10.2. ラッチでの時間借用
2. インテル® Quartus® Prime タイミング・アナライザーの使用 x
2.1. タイミング解析フロー 2.2. ステップ 1: タイミング・アナライザーの設定を指定 2.3. ステップ 2: タイミング制約の指定 2.4. ステップ 3: タイミング・アナライザーの実行 2.5. ステップ 4: タイミングレポートの解析 2.6. タイミング制約の適用 2.7. タイミング・アナライザーの Tcl コマンド 2.8. インポートされたコンパイル結果のタイミング解析 2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴 2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.4. ステップ 3: タイミング・アナライザーの実行 x
2.4.1. タイミング解析の動作条件の設定 2.4.2. 時間借用最適化のイネーブル
2.5. ステップ 4: タイミングレポートの解析 x
2.5.1. タイミングレポートの生成 2.5.2. デザイン・アシスタントでのクロスプローブ 2.5.3. タイミング・アナライザーからのデザイン・アシスタントの起動 2.5.4. 他のツールでのタイミングパスの特定 2.5.5. 制約とタイミングレポートの関連付け
2.5.1. タイミングレポートの生成 x
2.5.1.1. Fmax 概要レポート 2.5.1.2. タイミングレポート 2.5.1.3. ソースファイルごとのタイミングレポート 2.5.1.4. データ遅延レポート 2.5.1.5. ネット遅延レポート 2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート 2.5.1.7. クロック間転送レポート 2.5.1.8. メタスタビリティー・レポート 2.5.1.9. CDC Viewer レポート 2.5.1.10. 非同期 CDC レポート 2.5.1.11. ロジック深度レポート 2.5.1.12. 近隣パスレポート 2.5.1.13. レジスター分布レポート 2.5.1.14. ルーティング着目ネットレポート 2.5.1.15. リタイミング制約レポート 2.5.1.16. レジスター統計情報レポート 2.5.1.17. パイプライン情報レポート 2.5.1.18. 時間借用データレポート 2.5.1.19. 例外レポートおよび例外範囲レポート 2.5.1.20. ボトルネック・レポート
2.5.1.13. レジスター分布レポート x
2.5.1.13.1. タイミングパスのエンドポイントの Tension が大きいレジスター 2.5.1.13.2. 直接ファンアウトによる Tension が大きいレジスター
2.5.1.20. ボトルネック・レポート x
2.5.1.20.1. カスタム・ボトルネック基準の指定
2.5.2. デザイン・アシスタントでのクロスプローブ x
2.5.2.1. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ
2.6. タイミング制約の適用 x
2.6.1. 推奨される初期の SDC 制約 2.6.2. SDC ファイルの優先順位 2.6.3. 反復する制約の変更 2.6.4. エンティティーに結び付けられた SDC ファイルの使用 2.6.5. クロックの作成とクロックの制約 2.6.6. I/O制約の作成 2.6.7. 遅延およびスキュー制約の作成 2.6.8. タイミング例外の作成 2.6.9. フィッターの過剰制約の使用 2.6.10. 回路例と SDC ファイル
2.6.1. 推奨される初期の SDC 制約 x
2.6.1.1. クロックの作成 (create_clock) 2.6.1.2. PLL クロックの導出 (derive_pll_clocks) 2.6.1.3. クロックの不確実性の導出 (derive_clock_uncertainty) 2.6.1.4. クロックグループの設定 (set_clock_groups)
2.6.4. エンティティーに結び付けられた SDC ファイルの使用 x
2.6.4.1. エンティティーに結び付けられた制約のスコープ 2.6.4.2. エンティティーに結び付けられた制約の例
2.6.5. クロックの作成とクロックの制約 x
2.6.5.1. ベースクロックの作成 2.6.5.2. 仮想クロックの作成 2.6.5.3. 生成されるクロックの作成 (create_generated_clock) 2.6.5.4. PLL クロックの導出 2.6.5.5. クロックグループの作成 (set_clock_groups) 2.6.5.6. クロックの影響による特性の考慮 2.6.5.7. CDC パスの制約
2.6.5.1. ベースクロックの作成 x
2.6.5.1.1. クロックの自動検出と制約の作成
2.6.5.2. 仮想クロックの作成 x
2.6.5.2.1. I/O インターフェイスの不確実性の指定 2.6.5.2.2. I/O インターフェイスのクロック不確実性の例
2.6.5.3. 生成されるクロックの作成 (create_generated_clock) x
2.6.5.3.1. クロック分周器の例 (-divide_by) 2.6.5.3.2. クロック・マルチプレクサーの例
2.6.5.5. クロックグループの作成 (set_clock_groups) x
2.6.5.5.1. 排他的クロックグループ (-logically_exclusive または -physically_exclusive) 2.6.5.5.2. 非同期クロックグループ (-asynchronous) 2.6.5.5.3. set_clock_groups 制約のヒント
2.6.5.6. クロックの影響による特性の考慮 x
2.6.5.6.1. クロック・レイテンシーの設定 (set_clock_latency) 2.6.5.6.2. クロックの不確実性
2.6.6. I/O制約の作成 x
2.6.6.1. 入力の制約 (set_input_delay) 2.6.6.2. 出力の制約 (set_output_delay)
2.6.7. 遅延およびスキュー制約の作成 x
2.6.7.1. 高度な I/O タイミングおよびボード・トレース・モデルの遅延 2.6.7.2. 最大スキュー (set_max_skew) 2.6.7.3. ネット遅延 (set_net_delay)
2.6.8. タイミング例外の作成 x
2.6.8.1. タイミング例外の優先順位 2.6.8.2. フォルスパス (set_false_path) 2.6.8.3. 最小遅延と最大遅延 2.6.8.4. マルチサイクル･パス 2.6.8.5. マルチサイクル例外の例 2.6.8.6. 遅延アノテーション 2.6.8.7. デザインのパーティション・ポートの制約
2.6.8.4. マルチサイクル･パス x
2.6.8.4.1. 一般的なマルチサイクルのアプリケーション 2.6.8.4.2. マルチサイクルによるセットアップの緩和 (set_multicyle_path) 2.6.8.4.3. 位相シフトの考慮 (-phase)
2.6.8.5. マルチサイクル例外の例 x
2.6.8.5.1. デフォルトのマルチサイクル解析 2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0 2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1 2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり) 2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数 2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり) 2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数 2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
2.7. タイミング・アナライザーの Tcl コマンド x
2.7.1. quartus_sta 実行ファイル 2.7.2. コレクション・コマンド
2.7.2. コレクション・コマンド x
2.7.2.1. ワイルドカード文字 2.7.2.2. コレクション・アイテムの追加と削除 2.7.2.3. コレクションのクエリー 2.7.2.4. get_pins コマンドの使用
1. タイミング解析の概要
2. インテル® Quartus® Prime タイミング・アナライザーの使用
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

2.5.5. 制約とタイミングレポートの関連付け

タイミング制約と違反がタイミング解析レポートにどのように表示されるかを理解することは、結果を理解するうえで重要です。以下の例は、特定の制約がタイミング解析レポートに与える影響を示しています。 ほとんどのタイミング制約は、クロックの起動エッジとラッチエッジにのみ影響します。具体的には、create_clock と create_generated_clock はデフォルトの関係でクロックを作成します。ただし、set_multicycle_path 例外はデフォルトのセットアップとホールドの関係を変更します。set_max_delay および set_min_delay 制約は低レベルのオーバーライドで、起動エッジおよびラッチエッジの最大および最小遅延を明示的に示します。

次の図は、特定のパスで Report Timing を実行した際の結果を示しています。遅延のインクリメントは、Report Timing を実行後に Data Path および Waveform タブで確認することができます。Waveform タブでは、Data Path のデータと元の .sdc 制約を視覚的に参照することができます。Waveform タブを使用すると、制約がどのように適用されているか、およびその位置を簡単に確認することができます。

図 85. Report Timing (Waveform タブ)
次の例のデザインには、送信元および送信先のレジスターを 10ns の周期で駆動するクロックが含まれています。よって、次のコマンドでは、セットアップ関係が 10ns (起動エッジ = 0ns、ラッチエッジ = 10ns)、ホールド関係が 0ns (起動エッジ = 0ns、ラッチエッジ = 0ns) になります。 
create_clock -name clocktwo -period 10.000 [get_ports {clk2}]
図 86. 10ns のセットアップ関係
図 87. 0ns のホールド関係
set_multicycle_path 制約を追加すると、複数サイクルが追加されてセットアップ関係が緩和します。もしくは、ウィンドウを開き、セットアップ関係を 20ns にして、ホールド関係を 0ns のまま維持します。 
set_multicycle_path -from clocktwo -to clocktwo -setup -end 2 set_multicycle_path -from clocktwo -to clocktwo -hold -end 1
図 88. 20ns のセットアップ関係

次の set_max_delay 制約を追加すると、セットアップ関係が明示的にオーバーライドされます。 

set_max_delay -from [get_registers {regA}] -to \
     [get_registers {regB}] 15

これらのさまざまな制約で変更されるのは、セットアップおよびホールド解析の起動エッジ時間とラッチエッジ時間のみであることに注意してください。他の項目はすべて、FPGA 内の遅延を元にしており、特定のフィットに対して静的です。これらのレポートを確認し、制約がタイミングレポートに与える影響を解析します。

図 89. set_max_delay の使用

I/O の場合は、次の例で示すように、set_input_delay および set_output_delay 制約を追加する必要があります。これらの制約は、デザインの I/O ポートに接続する FPGA デザイン外部からの信号の遅延を表します。 

create_clock -period 10 [get_ports clk] 
# Clock used by the transfer, clock relationship is 10ns

# Setup constraints
set_output_delay -clock clk -max 1.2 [get_ports out] 
# Subtracted from Data Required Path as oExt
set_max_delay -from [get_registers B] 12 
# Sets latch edge time

# Hold constraints
set_output_delay -clock clk -min 2.3 [get_ports out] 
# Subtracted from Data Required Path as oExt
set_min_delay -from [get_registers B] 8 
# Sets latch edge time

これらの制約の値は、外部レジスターとデザインのポート間の外部信号の遅延です。set_input_delay および set_output_delay の -clock 引数は、外部信号が属するクロックドメイン、つまり I/O ポートに接続された外部レジスターのクロックドメインを指定します。-min および -max オプションは、ワーストケースまたはベストケースの遅延を指定します。オプションをいずれも指定しない場合は、ワーストケースとベストケースの遅延が等しくなります。I/O 遅延は、Type 列で iExt または oExt として表示されます。次のレポート例を参照してください。

図 90. レジスターと出力間の同一クロック転送におけるセットアップ・スラック・パス・レポートと波形
図 91. レジスターと出力間の同一クロック転送におけるホールド・スラック・パス・レポートと波形

クロック関係は、転送の起動クロックエッジとラッチ・クロック・エッジの差であり、クロック波形、マルチサイクル制約、最小および最大遅延制約によって決まります。また、タイミング・アナライザーは、set_output_delay の値を oExt の値として追加します。この値は解析部分の外にあるため、出力では、これは Data Required Path の一部となります。セットアップ・レポートでは、-max の値が減算され、セットアップ関係を満たすのが難しくなります。ここでは、Data Arrival Path の遅延は Data Required Path の遅延よりも短くなければなりません。タイミング・アナライザーは、-min の値も減算します。この減算が、負の値によってホールドのタイミングがより厳しくなる理由です。この場合、Data Arrival Path の遅延は Data Required Path の遅延よりも長くなければなりません。

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レベル 2 の表題