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2.1. タイミング解析フロー
2.2. ステップ 1: タイミング・アナライザーの設定を指定
2.3. ステップ 2: タイミング制約の指定
2.4. ステップ 3: タイミング・アナライザーの実行
2.5. ステップ 4: タイミングレポートの解析
2.6. タイミング制約の適用
2.7. タイミング・アナライザーの Tcl コマンド
2.8. インポートされたコンパイル結果のタイミング解析
2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴
2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.5.1.1. Fmax 概要レポート
2.5.1.2. タイミングレポート
2.5.1.3. ソースファイルごとのタイミングレポート
2.5.1.4. データ遅延レポート
2.5.1.5. ネット遅延レポート
2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート
2.5.1.7. クロック間転送レポート
2.5.1.8. メタスタビリティー・レポート
2.5.1.9. CDC Viewer レポート
2.5.1.10. 非同期 CDC レポート
2.5.1.11. ロジック深度レポート
2.5.1.12. 近隣パスレポート
2.5.1.13. レジスター分布レポート
2.5.1.14. ルーティング着目ネットレポート
2.5.1.15. リタイミング制約レポート
2.5.1.16. レジスター統計情報レポート
2.5.1.17. パイプライン情報レポート
2.5.1.18. 時間借用データレポート
2.5.1.19. 例外レポートおよび例外範囲レポート
2.5.1.20. ボトルネック・レポート
2.6.8.5.1. デフォルトのマルチサイクル解析
2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0
2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1
2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり)
2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数
2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり)
2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数
2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
2.6.6.1. 入力の制約 (set_input_delay)
入力の制約により、FPGA に供給されるすべての外部信号の遅延を指定します。デザインのすべての入力ポートに入力要件を指定します。
set_input_delay -clock { clock } -clock_fall -fall -max 20 foo
Set Input Delay (set_input_delay) 制約を使用して、外部入力遅延要件を指定します。Clock name (-clock) を指定し、仮想クロックまたは実際のクロックを参照します。クロックを指定すると、タイミング・アナライザーでクロック間転送およびクロック内転送のクロックの不確実性を正しく導出することができます。クロックは、入力ポートの起動クロックを定義します。デバイス内のクロックはすべて定義されているため、タイミング・アナライザーは、入力データをキャプチャーするデバイス内のラッチクロックを自動的に決定します。
図 105. 入力遅延
図 106. 入力遅延の計算
デザインにパーティション境界ポートが含まれている場合は、set_input_delay とともに -blackbox オプションを使用して、入力遅延を割り当てることができます。-blackbox オプションは、境界ポートと同じ名前の新しいキーパー・タイミング・ノードを作成します。この新しいノードは、元の境界ポートを介してのタイミングパスの伝播を許可し、set_input_delay 制約として機能します。get_keepers コマンドを使用すると、新しいキーパー・タイミング・ノードが表示されます。ブラックボックス制約は、remove_input_delay -blackbox で削除することができます。