インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザー

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ID 683243
日付 1/31/2023
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ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. インテル® Quartus® Prime タイミング・アナライザーの使用 A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. タイミング解析の概要 x
1.1. このバージョンの新機能 1.2. タイミング解析の基本概念 1.3. タイミング解析の概要の改訂履歴
1.2. タイミング解析の基本概念 x
1.2.1. タイミングパスとクロックの解析 1.2.2. クロックのセットアップ解析 1.2.3. クロックのホールド解析 1.2.4. リカバリーとリムーバル解析 1.2.5. マルチサイクル・パス解析 1.2.6. メタスタビリティー解析 1.2.7. タイミングの悲観 1.2.8. データとしてのクロックの解析 1.2.9. マルチコーナー・タイミング解析 1.2.10. 時間の借用
1.2.1. タイミングパスとクロックの解析 x
1.2.1.1. タイミング・ネットリスト 1.2.1.2. タイミングパス 1.2.1.3. データとクロックの到着時間 1.2.1.4. 起動エッジとラッチエッジ
1.2.5. マルチサイクル・パス解析 x
1.2.5.1. マルチサイクル・クロック・ホールド 1.2.5.2. マルチサイクル・クロック・セットアップ
1.2.10. 時間の借用 x
1.2.10.1. 時間借用における制限 1.2.10.2. ラッチでの時間借用
2. インテル® Quartus® Prime タイミング・アナライザーの使用 x
2.1. タイミング解析フロー 2.2. ステップ 1: タイミング・アナライザーの設定を指定 2.3. ステップ 2: タイミング制約の指定 2.4. ステップ 3: タイミング・アナライザーの実行 2.5. ステップ 4: タイミングレポートの解析 2.6. タイミング制約の適用 2.7. タイミング・アナライザーの Tcl コマンド 2.8. インポートされたコンパイル結果のタイミング解析 2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴 2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.4. ステップ 3: タイミング・アナライザーの実行 x
2.4.1. タイミング解析の動作条件の設定 2.4.2. 時間借用最適化のイネーブル
2.5. ステップ 4: タイミングレポートの解析 x
2.5.1. タイミングレポートの生成 2.5.2. デザイン・アシスタントでのクロスプローブ 2.5.3. タイミング・アナライザーからのデザイン・アシスタントの起動 2.5.4. 他のツールでのタイミングパスの特定 2.5.5. 制約とタイミングレポートの関連付け
2.5.1. タイミングレポートの生成 x
2.5.1.1. Fmax 概要レポート 2.5.1.2. タイミングレポート 2.5.1.3. ソースファイルごとのタイミングレポート 2.5.1.4. データ遅延レポート 2.5.1.5. ネット遅延レポート 2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート 2.5.1.7. クロック間転送レポート 2.5.1.8. メタスタビリティー・レポート 2.5.1.9. CDC Viewer レポート 2.5.1.10. 非同期 CDC レポート 2.5.1.11. ロジック深度レポート 2.5.1.12. 近隣パスレポート 2.5.1.13. レジスター分布レポート 2.5.1.14. ルーティング着目ネットレポート 2.5.1.15. リタイミング制約レポート 2.5.1.16. レジスター統計情報レポート 2.5.1.17. パイプライン情報レポート 2.5.1.18. 時間借用データレポート 2.5.1.19. 例外レポートおよび例外範囲レポート 2.5.1.20. ボトルネック・レポート
2.5.1.13. レジスター分布レポート x
2.5.1.13.1. タイミングパスのエンドポイントの Tension が大きいレジスター 2.5.1.13.2. 直接ファンアウトによる Tension が大きいレジスター
2.5.1.20. ボトルネック・レポート x
2.5.1.20.1. カスタム・ボトルネック基準の指定
2.5.2. デザイン・アシスタントでのクロスプローブ x
2.5.2.1. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ
2.6. タイミング制約の適用 x
2.6.1. 推奨される初期の SDC 制約 2.6.2. SDC ファイルの優先順位 2.6.3. 反復する制約の変更 2.6.4. エンティティーに結び付けられた SDC ファイルの使用 2.6.5. クロックの作成とクロックの制約 2.6.6. I/O制約の作成 2.6.7. 遅延およびスキュー制約の作成 2.6.8. タイミング例外の作成 2.6.9. フィッターの過剰制約の使用 2.6.10. 回路例と SDC ファイル
2.6.1. 推奨される初期の SDC 制約 x
2.6.1.1. クロックの作成 (create_clock) 2.6.1.2. PLL クロックの導出 (derive_pll_clocks) 2.6.1.3. クロックの不確実性の導出 (derive_clock_uncertainty) 2.6.1.4. クロックグループの設定 (set_clock_groups)
2.6.4. エンティティーに結び付けられた SDC ファイルの使用 x
2.6.4.1. エンティティーに結び付けられた制約のスコープ 2.6.4.2. エンティティーに結び付けられた制約の例
2.6.5. クロックの作成とクロックの制約 x
2.6.5.1. ベースクロックの作成 2.6.5.2. 仮想クロックの作成 2.6.5.3. 生成されるクロックの作成 (create_generated_clock) 2.6.5.4. PLL クロックの導出 2.6.5.5. クロックグループの作成 (set_clock_groups) 2.6.5.6. クロックの影響による特性の考慮 2.6.5.7. CDC パスの制約
2.6.5.1. ベースクロックの作成 x
2.6.5.1.1. クロックの自動検出と制約の作成
2.6.5.2. 仮想クロックの作成 x
2.6.5.2.1. I/O インターフェイスの不確実性の指定 2.6.5.2.2. I/O インターフェイスのクロック不確実性の例
2.6.5.3. 生成されるクロックの作成 (create_generated_clock) x
2.6.5.3.1. クロック分周器の例 (-divide_by) 2.6.5.3.2. クロック・マルチプレクサーの例
2.6.5.5. クロックグループの作成 (set_clock_groups) x
2.6.5.5.1. 排他的クロックグループ (-logically_exclusive または -physically_exclusive) 2.6.5.5.2. 非同期クロックグループ (-asynchronous) 2.6.5.5.3. set_clock_groups 制約のヒント
2.6.5.6. クロックの影響による特性の考慮 x
2.6.5.6.1. クロック・レイテンシーの設定 (set_clock_latency) 2.6.5.6.2. クロックの不確実性
2.6.6. I/O制約の作成 x
2.6.6.1. 入力の制約 (set_input_delay) 2.6.6.2. 出力の制約 (set_output_delay)
2.6.7. 遅延およびスキュー制約の作成 x
2.6.7.1. 高度な I/O タイミングおよびボード・トレース・モデルの遅延 2.6.7.2. 最大スキュー (set_max_skew) 2.6.7.3. ネット遅延 (set_net_delay)
2.6.8. タイミング例外の作成 x
2.6.8.1. タイミング例外の優先順位 2.6.8.2. フォルスパス (set_false_path) 2.6.8.3. 最小遅延と最大遅延 2.6.8.4. マルチサイクル･パス 2.6.8.5. マルチサイクル例外の例 2.6.8.6. 遅延アノテーション 2.6.8.7. デザインのパーティション・ポートの制約
2.6.8.4. マルチサイクル･パス x
2.6.8.4.1. 一般的なマルチサイクルのアプリケーション 2.6.8.4.2. マルチサイクルによるセットアップの緩和 (set_multicyle_path) 2.6.8.4.3. 位相シフトの考慮 (-phase)
2.6.8.5. マルチサイクル例外の例 x
2.6.8.5.1. デフォルトのマルチサイクル解析 2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0 2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1 2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり) 2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数 2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり) 2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数 2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
2.7. タイミング・アナライザーの Tcl コマンド x
2.7.1. quartus_sta 実行ファイル 2.7.2. コレクション・コマンド
2.7.2. コレクション・コマンド x
2.7.2.1. ワイルドカード文字 2.7.2.2. コレクション・アイテムの追加と削除 2.7.2.3. コレクションのクエリー 2.7.2.4. get_pins コマンドの使用
1. タイミング解析の概要
2. インテル® Quartus® Prime タイミング・アナライザーの使用
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

2.6.3. 反復する制約の変更

.sdc 制約を繰り返し変更し、タイミング結果を再解析することで、デザインが完全に制約されることを保証します。
  1. Tools > Timing Analyzer をクリックします。
  2. 解析するレポートを生成します。Macros にある Report All Summaries をダブルクリックし、セットアップ、ホールド、リカバリー、およびリムーバルの要約、サポートされているレポートの要約、およびデザインで定義されているすべてのクロックのリストを生成します。これらの概要レポートは、デザインで制約しているすべてのパスを網羅します。制約を変更または修正する場合はかならず、Constraint Diagnostic レポートを生成し、デザインで制約されていない部分または無視されている制約を特定します。
  3. レポートの結果を解析します。制約を変更する場合は、レポートを再実行することで予期しない結果を特定します。例えば、クロスドメイン・パスは、クロックグループにクロックを含めて転送の切断をしていないことを示している場合があります。
  4. .sdc ファイルで適切な制約を作成または編集し、ファイルを保存します。
  5. Tasks ペインの Reset Design をダブルクリックします。これにより、デザインからすべての制約が削除されます。デザインからすべての制約を削除すると、変更を含む .sdc ファイルを再度読み込むことができます。
  6. 解析するレポートを再生成します。
  7. 結果を再解析します。
  8. 必要に応じてステップ 4 から 7 を繰り返します。

この方法では、ロジック配置を変更することなく、新しい制約を使用してタイミング解析を実行します。フィッターは配置配線に元の制約を使用しますが、タイミング・アナライザーは新しい制約を適用します。新しい制約に対して不合格になるタイミングがある場合は、配置配線を再度実行します。

関連情報
レベル 2 の表題