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2.1. タイミング解析フロー
2.2. ステップ 1: タイミング・アナライザーの設定を指定
2.3. ステップ 2: タイミング制約の指定
2.4. ステップ 3: タイミング・アナライザーの実行
2.5. ステップ 4: タイミングレポートの解析
2.6. タイミング制約の適用
2.7. タイミング・アナライザーの Tcl コマンド
2.8. インポートされたコンパイル結果のタイミング解析
2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴
2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.5.1.1. Fmax 概要レポート
2.5.1.2. タイミングレポート
2.5.1.3. ソースファイルごとのタイミングレポート
2.5.1.4. データ遅延レポート
2.5.1.5. ネット遅延レポート
2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート
2.5.1.7. クロック間転送レポート
2.5.1.8. メタスタビリティー・レポート
2.5.1.9. CDC Viewer レポート
2.5.1.10. 非同期 CDC レポート
2.5.1.11. ロジック深度レポート
2.5.1.12. 近隣パスレポート
2.5.1.13. レジスター分布レポート
2.5.1.14. ルーティング着目ネットレポート
2.5.1.15. リタイミング制約レポート
2.5.1.16. レジスター統計情報レポート
2.5.1.17. パイプライン情報レポート
2.5.1.18. 時間借用データレポート
2.5.1.19. 例外レポートおよび例外範囲レポート
2.5.1.20. ボトルネック・レポート
2.6.8.5.1. デフォルトのマルチサイクル解析
2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0
2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1
2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり)
2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数
2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり)
2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数
2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
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2.6.10. 回路例と SDC ファイル
次の .sdc ファイルでは、図のデュアルクロック、フェーズ・ロック・ループ (PLL) 例を制約する方法を示しています。これには、その他の一般的な同期デザイン要素も含まれます。
基本的な .sdc 制約の例
# Create clock constraints create_clock -name clockone -period 10.000Ns [get_ports {clk1}] create_clock -name clocktwo -period 10.000Ns [get_ports {clk2}] # Create virtual clocks for input and output delay constraints create clock -name clockone_ext -period 10.000Ns create clock -name clocktwo_ext -period 10.000Ns # derive PLL clocks to create the altpll0| clock referenced later derive_pll_clocks # derive clock uncertainty derive_clock_uncertainty # Specify that clockone and clocktwo are unrelated by assigning # them to separate asynchronous groups set_clock_groups \ -asynchronous \ -group {clockone} \ -group {clocktwo altpll0|altpll_component|auto_generated|pll1|clk[0]} # set input and output delays set_input_delay -clock { clockone_ext } -max 4 [get_ports {data1}] set_input_delay -clock { clockone_ext } -min -1 [get_ports {data1}] set_input_delay -clock { clockone_ext } -max 4 [get_ports {data2}] set_input_delay -clock { clockone_ext } -min -1 [get_ports {data2}] set_output_delay -clock { clocktwo_ext } -max 6 [get_ports {dataout}] set_output_delay -clock { clocktwo_ext } -min -3 [get_ports {dataout}]
この .sdc ファイルには、次の基本的な制約が含まれています。これらの制約は通常、ほとんどのデザインに含めるものです。
- ベースクロックとしての clockone および clocktwo の定義。また、デザイン内のノードへのこれらの制約の割り当て
- 仮想クロックとしての clockone_ext および clocktwo_ext の定義。これらは、FPGA とインターフェイスしている外部デバイスを駆動するクロックを表します
- PLL 出力での生成クロックの自動導出
- クロックの不確実性の導出
- 2 つのクロックグループの指定。最初のグループには clockone とそれに関連するクロックが含まれ、2 番目のグループには clocktwo と PLL の出力が含まれます。この仕様は、デザイン内のすべてのクロックが相互に関連していると考えるデフォルトの解析をオーバーライドします
- デザインの入力遅延および出力遅延の仕様
図 161. デュアルクロック・デザインの制約例