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2.1. タイミング解析フロー
2.2. ステップ 1: タイミング・アナライザーの設定を指定
2.3. ステップ 2: タイミング制約の指定
2.4. ステップ 3: タイミング・アナライザーの実行
2.5. ステップ 4: タイミングレポートの解析
2.6. タイミング制約の適用
2.7. タイミング・アナライザーの Tcl コマンド
2.8. インポートされたコンパイル結果のタイミング解析
2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴
2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.5.1.1. Fmax 概要レポート
2.5.1.2. タイミングレポート
2.5.1.3. ソースファイルごとのタイミングレポート
2.5.1.4. データ遅延レポート
2.5.1.5. ネット遅延レポート
2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート
2.5.1.7. クロック間転送レポート
2.5.1.8. メタスタビリティー・レポート
2.5.1.9. CDC Viewer レポート
2.5.1.10. 非同期 CDC レポート
2.5.1.11. ロジック深度レポート
2.5.1.12. 近隣パスレポート
2.5.1.13. レジスター分布レポート
2.5.1.14. ルーティング着目ネットレポート
2.5.1.15. リタイミング制約レポート
2.5.1.16. レジスター統計情報レポート
2.5.1.17. パイプライン情報レポート
2.5.1.18. 時間借用データレポート
2.5.1.19. 例外レポートおよび例外範囲レポート
2.5.1.20. ボトルネック・レポート
2.6.8.5.1. デフォルトのマルチサイクル解析
2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0
2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1
2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり)
2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数
2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり)
2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数
2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
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2.6.1. 推奨される初期の SDC 制約
次の基本的な SDC 制約を初期の .sdc ファイルに含めます。
次の例では、推奨される初期の SDC 制約をシンプル・デュアルクロック・デザインに適用しています。
create_clock -period 20.00 -name adc_clk [get_ports adc_clk] create_clock -period 8.00 -name sys_clk [get_ports sys_clk] derive_pll_clocks derive_clock_uncertainty
注: インテル® Arria® 10 および インテル® Cyclone® 10 GX デバイスのみが Derive PLL Clocks (derive_pll_clocks) 制約をサポートします。サポートされている他のデバイスではすべて、タイミング・アナライザーは関連する IP に結び付けられている制約から PLL クロックを自動的に導出します。