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2.1. タイミング解析フロー
2.2. ステップ 1: タイミング・アナライザーの設定を指定
2.3. ステップ 2: タイミング制約の指定
2.4. ステップ 3: タイミング・アナライザーの実行
2.5. ステップ 4: タイミングレポートの解析
2.6. タイミング制約の適用
2.7. タイミング・アナライザーの Tcl コマンド
2.8. インポートされたコンパイル結果のタイミング解析
2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴
2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.5.1.1. Fmax 概要レポート
2.5.1.2. タイミングレポート
2.5.1.3. ソースファイルごとのタイミングレポート
2.5.1.4. データ遅延レポート
2.5.1.5. ネット遅延レポート
2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート
2.5.1.7. クロック間転送レポート
2.5.1.8. メタスタビリティー・レポート
2.5.1.9. CDC Viewer レポート
2.5.1.10. 非同期 CDC レポート
2.5.1.11. ロジック深度レポート
2.5.1.12. 近隣パスレポート
2.5.1.13. レジスター分布レポート
2.5.1.14. ルーティング着目ネットレポート
2.5.1.15. リタイミング制約レポート
2.5.1.16. レジスター統計情報レポート
2.5.1.17. パイプライン情報レポート
2.5.1.18. 時間借用データレポート
2.5.1.19. 例外レポートおよび例外範囲レポート
2.5.1.20. ボトルネック・レポート
2.6.8.5.1. デフォルトのマルチサイクル解析
2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0
2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1
2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり)
2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数
2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり)
2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数
2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
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2.6.5.5.1. 排他的クロックグループ (-logically_exclusive または -physically_exclusive)
logically_exclusive オプションを使用して、2 つのクロックが物理的に同時にアクティブである一方で、2 つのクロックは同時にアクティブに使用されない (つまり、クロックは論理的に相互に排他的である) ことを宣言することができます。physically_exclusive オプションは、物理的にデバイス上に同時に存在できないクロックを宣言します。
複数のクロックを同じノードに定義する場合は、クロックグループ割り当てを logically_exclusive オプションとともに使用し、クロックが相互に排他的であることを宣言することができます。この手法は、多重化されるクロックに役立ちます。
入力ポートに 100MHz もしくは 125MHz のクロックが提供されている場合を例にします。logically_exclusive オプションを使用すると、クロックが相互に排他的であることを宣言し、100MHz クロックと 125MHz クロック間のクロック転送をなくすことができます。次の図と SDC 制約例を参照してください。
図 103. FPGA 内部のクロック・マルチプレクサーと同期パス
内部クロック・マルチプレクサーに向けた SDC 制約の例
# Create a clock on each port create_clock -name clk_100 -period 10 [get_ports clkA] create_clock -name clk_125 -period 8 [get_ports clkB] # Create derived clocks on the output of the mux create_generated_clock -name mux_100 -source [get_ports clkA] \ [get_pins clkmux|combout] create_generated_clock -name mux_125 -source [get_ports clkB] \ [get_pins clkmux|combout] -add # Set the two clocks as exclusive clocks set_clock_groups -logically_exclusive -group {mux_100} -group {mux_125}
図 104. FPGA 外部のクロック・マルチプレクサーと同期パス
外部クロック・マルチプレクサーに向けた SDC 制約の例
# Create virtual clocks for the external primary clocks create_clock -period 10 -name clkA create_clock -period 20 -name clkB # Create derived clocks on the port clk create_generated_clock -name mux_100 -master_clock clkA [get_ports clk] create_generated_clock -name mux_125 -master_clock clkB [get_ports clk] -add # Assume no clock network latency between the external clock sources & the \ clock mux output set_clock_latency -source 0 [get_clocks {mux_100 mux_125}] # Set the two clocks as exclusive clocks set_clock_groups -physically_exclusive -group mux_100 -group mux_125