インテルのみ表示可能 — GUID: gdw1625069500756
Ixiasoft
2.1. タイミング解析フロー
2.2. ステップ 1: タイミング・アナライザーの設定を指定
2.3. ステップ 2: タイミング制約の指定
2.4. ステップ 3: タイミング・アナライザーの実行
2.5. ステップ 4: タイミングレポートの解析
2.6. タイミング制約の適用
2.7. タイミング・アナライザーの Tcl コマンド
2.8. インポートされたコンパイル結果のタイミング解析
2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴
2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.5.1.1. Fmax 概要レポート
2.5.1.2. タイミングレポート
2.5.1.3. ソースファイルごとのタイミングレポート
2.5.1.4. データ遅延レポート
2.5.1.5. ネット遅延レポート
2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート
2.5.1.7. クロック間転送レポート
2.5.1.8. メタスタビリティー・レポート
2.5.1.9. CDC Viewer レポート
2.5.1.10. 非同期 CDC レポート
2.5.1.11. ロジック深度レポート
2.5.1.12. 近隣パスレポート
2.5.1.13. レジスター分布レポート
2.5.1.14. ルーティング着目ネットレポート
2.5.1.15. リタイミング制約レポート
2.5.1.16. レジスター統計情報レポート
2.5.1.17. パイプライン情報レポート
2.5.1.18. 時間借用データレポート
2.5.1.19. 例外レポートおよび例外範囲レポート
2.5.1.20. ボトルネック・レポート
2.6.8.5.1. デフォルトのマルチサイクル解析
2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0
2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1
2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり)
2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数
2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり)
2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数
2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
インテルのみ表示可能 — GUID: gdw1625069500756
Ixiasoft
2.6.5.7. CDC パスの制約
デザインのマルチビット・クロック・ドメイン・クロッシング (CDC) パスにタイミング制約を適用することは不可欠です。次の制約を使用して、CDC パスを制約することができます。
重要: インテル® Quartus® Primeプロ・エディション・ソフトウェア・バージョン 21.3 では、set_false_path 制約は set_max_skew 制約をオーバーライドしません。よって、set_false_path 制約と set_max_skew 制約は、オーバーライドが発生することなく同じパスに適用することができます。
制約 | 詳細 |
---|---|
set_false_path set_clock_groups -asynchronous |
どちらの制約も、コンパイラーによる非同期ドメイン・クロッシング間のスラック最適化を防ぎます。set_clock_groups は最も積極的な制約です。
|
set_max_skew | 異なるバスビット間の許容スキュー範囲を設定します。
|
set_net_delay -max set_data_delay |
バス転送の任意のビットで許容可能なデータパス遅延の範囲を設定します。
|
次の例では、クロックドメイン clk_a の data_a とクロックドメイン clk_b の data_b の間のクロック・ドメイン・クロッシングの制約を示しています。
create_clock -name clk_a -period 4.000 [get_ports {clk_a}] create_clock -name clk_b -period 4.500 [get_ports {clk_b}] set_clock_groups -asynchronous -group [get_clocks {clk_a}] -group \ [get_clocks {clk_b}] set_net_delay -from [get_registers {data_a[*]}] -to [get_registers \ {data_b[*]}] -max -get_value_from_clock_period \ dst_clock_period -value_multiplier 0.8 set_max_skew -from [get_keepers {data_a[*]}] -to [get_keepers \ {data_b[*]}] -get_skew_value_from_clock_period min_clock_period \ -skew_value_multiplier 0.8
以下の例では、DCFIFO ブロックを含むデザインに set_false_path を適用しています。これにより、同期レジスターでのタイミングエラーを回避します。これらの例は、シングルビット・シンクロナイザーの CDC パスを制約するものです。
- 書き込みドメインから読み出しドメインに渡るパスでは、レジスターの delayed_wrptr_g と rs_dgwp の間にフォルスパス割り当てを適用します。
set_false_path -from [get_registers {*dcfifo*delayed_wrptr_g[*]}] \ -to [get_registers {*dcfifo*rs_dgwp*}]
- 読み出しドメインから書き込みドメインに渡るパスでは、レジスターの rdptr_g と ws_dgrp の間にフォルスパス割り当てを適用します。
set_false_path -from [get_registers {*dcfifo*rdptr_g[*]}] \ -to [get_registers {*dcfifo*ws_dgrp*}]