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2.1. タイミング解析フロー
2.2. ステップ 1: タイミング・アナライザーの設定を指定
2.3. ステップ 2: タイミング制約の指定
2.4. ステップ 3: タイミング・アナライザーの実行
2.5. ステップ 4: タイミングレポートの解析
2.6. タイミング制約の適用
2.7. タイミング・アナライザーの Tcl コマンド
2.8. インポートされたコンパイル結果のタイミング解析
2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴
2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.5.1.1. Fmax 概要レポート
2.5.1.2. タイミングレポート
2.5.1.3. ソースファイルごとのタイミングレポート
2.5.1.4. データ遅延レポート
2.5.1.5. ネット遅延レポート
2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート
2.5.1.7. クロック間転送レポート
2.5.1.8. メタスタビリティー・レポート
2.5.1.9. CDC Viewer レポート
2.5.1.10. 非同期 CDC レポート
2.5.1.11. ロジック深度レポート
2.5.1.12. 近隣パスレポート
2.5.1.13. レジスター分布レポート
2.5.1.14. ルーティング着目ネットレポート
2.5.1.15. リタイミング制約レポート
2.5.1.16. レジスター統計情報レポート
2.5.1.17. パイプライン情報レポート
2.5.1.18. 時間借用データレポート
2.5.1.19. 例外レポートおよび例外範囲レポート
2.5.1.20. ボトルネック・レポート
2.6.8.5.1. デフォルトのマルチサイクル解析
2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0
2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1
2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり)
2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数
2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり)
2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数
2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
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2.6.5.1.1. クロックの自動検出と制約の作成
derive_clocks コマンドを使用して、デザインにベースクロックを自動的に作成します。 derive_clocks コマンドは、レジスターのクロックピンに供給する各レジスターまたはポートに create_clock コマンドを使用することと同等です。derive_clocks コマンドは、ポートまたはレジスターにクロック制約を作成することで、デザインのすべてのレジスターにクロック制約があることを保証します。また、デザイン内のすべてのベースクロックに 1 周期を適用します。
次のコマンドは、100MHz の要件をもつベースクロックを制約のないベース・クロック・ノードに指定するものです。
derive_clocks -period 10
注意:
デザインに複数のクロックがある場合、derive_clocks コマンドは、すべてのクロックを同じ指定周波数で制約します。デザインのタイミング要件を現実的に解析するには、最終的なタイミングのサインオフに derive_clocks コマンドを使用しないでください。代わりに、create_clock および create_generated_clock コマンドを使用して、デザイン内のすべてのクロックに個別のクロック制約を作成します。
ベースクロックを自動的に作成する場合は、-create_base_clocks オプションを derive_pll_clocks に使用します。このオプションを使用すると、derive_pll_clocks コマンドでは、PLL 生成時に指定する入力周波数情報に基づき各 PLL のベースクロックが自動的に作成されます。この機能は、単純なポートから PLL への接続で機能します。ベースクロックは、複雑な PLL 接続 (カスケードされた PLL など) には自動的に生成されません。コマンド derive_pll_clocks -create_base_clocks を使用して、すべての PLL 入力に入力クロックを自動的に作成することもできます。