インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザー

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ID 683243
日付 1/31/2023
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ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. インテル® Quartus® Prime タイミング・アナライザーの使用 A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. タイミング解析の概要 x
1.1. このバージョンの新機能 1.2. タイミング解析の基本概念 1.3. タイミング解析の概要の改訂履歴
1.2. タイミング解析の基本概念 x
1.2.1. タイミングパスとクロックの解析 1.2.2. クロックのセットアップ解析 1.2.3. クロックのホールド解析 1.2.4. リカバリーとリムーバル解析 1.2.5. マルチサイクル・パス解析 1.2.6. メタスタビリティー解析 1.2.7. タイミングの悲観 1.2.8. データとしてのクロックの解析 1.2.9. マルチコーナー・タイミング解析 1.2.10. 時間の借用
1.2.1. タイミングパスとクロックの解析 x
1.2.1.1. タイミング・ネットリスト 1.2.1.2. タイミングパス 1.2.1.3. データとクロックの到着時間 1.2.1.4. 起動エッジとラッチエッジ
1.2.5. マルチサイクル・パス解析 x
1.2.5.1. マルチサイクル・クロック・ホールド 1.2.5.2. マルチサイクル・クロック・セットアップ
1.2.10. 時間の借用 x
1.2.10.1. 時間借用における制限 1.2.10.2. ラッチでの時間借用
2. インテル® Quartus® Prime タイミング・アナライザーの使用 x
2.1. タイミング解析フロー 2.2. ステップ 1: タイミング・アナライザーの設定を指定 2.3. ステップ 2: タイミング制約の指定 2.4. ステップ 3: タイミング・アナライザーの実行 2.5. ステップ 4: タイミングレポートの解析 2.6. タイミング制約の適用 2.7. タイミング・アナライザーの Tcl コマンド 2.8. インポートされたコンパイル結果のタイミング解析 2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴 2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.4. ステップ 3: タイミング・アナライザーの実行 x
2.4.1. タイミング解析の動作条件の設定 2.4.2. 時間借用最適化のイネーブル
2.5. ステップ 4: タイミングレポートの解析 x
2.5.1. タイミングレポートの生成 2.5.2. デザイン・アシスタントでのクロスプローブ 2.5.3. タイミング・アナライザーからのデザイン・アシスタントの起動 2.5.4. 他のツールでのタイミングパスの特定 2.5.5. 制約とタイミングレポートの関連付け
2.5.1. タイミングレポートの生成 x
2.5.1.1. Fmax 概要レポート 2.5.1.2. タイミングレポート 2.5.1.3. ソースファイルごとのタイミングレポート 2.5.1.4. データ遅延レポート 2.5.1.5. ネット遅延レポート 2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート 2.5.1.7. クロック間転送レポート 2.5.1.8. メタスタビリティー・レポート 2.5.1.9. CDC Viewer レポート 2.5.1.10. 非同期 CDC レポート 2.5.1.11. ロジック深度レポート 2.5.1.12. 近隣パスレポート 2.5.1.13. レジスター分布レポート 2.5.1.14. ルーティング着目ネットレポート 2.5.1.15. リタイミング制約レポート 2.5.1.16. レジスター統計情報レポート 2.5.1.17. パイプライン情報レポート 2.5.1.18. 時間借用データレポート 2.5.1.19. 例外レポートおよび例外範囲レポート 2.5.1.20. ボトルネック・レポート
2.5.1.13. レジスター分布レポート x
2.5.1.13.1. タイミングパスのエンドポイントの Tension が大きいレジスター 2.5.1.13.2. 直接ファンアウトによる Tension が大きいレジスター
2.5.1.20. ボトルネック・レポート x
2.5.1.20.1. カスタム・ボトルネック基準の指定
2.5.2. デザイン・アシスタントでのクロスプローブ x
2.5.2.1. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ
2.6. タイミング制約の適用 x
2.6.1. 推奨される初期の SDC 制約 2.6.2. SDC ファイルの優先順位 2.6.3. 反復する制約の変更 2.6.4. エンティティーに結び付けられた SDC ファイルの使用 2.6.5. クロックの作成とクロックの制約 2.6.6. I/O制約の作成 2.6.7. 遅延およびスキュー制約の作成 2.6.8. タイミング例外の作成 2.6.9. フィッターの過剰制約の使用 2.6.10. 回路例と SDC ファイル
2.6.1. 推奨される初期の SDC 制約 x
2.6.1.1. クロックの作成 (create_clock) 2.6.1.2. PLL クロックの導出 (derive_pll_clocks) 2.6.1.3. クロックの不確実性の導出 (derive_clock_uncertainty) 2.6.1.4. クロックグループの設定 (set_clock_groups)
2.6.4. エンティティーに結び付けられた SDC ファイルの使用 x
2.6.4.1. エンティティーに結び付けられた制約のスコープ 2.6.4.2. エンティティーに結び付けられた制約の例
2.6.5. クロックの作成とクロックの制約 x
2.6.5.1. ベースクロックの作成 2.6.5.2. 仮想クロックの作成 2.6.5.3. 生成されるクロックの作成 (create_generated_clock) 2.6.5.4. PLL クロックの導出 2.6.5.5. クロックグループの作成 (set_clock_groups) 2.6.5.6. クロックの影響による特性の考慮 2.6.5.7. CDC パスの制約
2.6.5.1. ベースクロックの作成 x
2.6.5.1.1. クロックの自動検出と制約の作成
2.6.5.2. 仮想クロックの作成 x
2.6.5.2.1. I/O インターフェイスの不確実性の指定 2.6.5.2.2. I/O インターフェイスのクロック不確実性の例
2.6.5.3. 生成されるクロックの作成 (create_generated_clock) x
2.6.5.3.1. クロック分周器の例 (-divide_by) 2.6.5.3.2. クロック・マルチプレクサーの例
2.6.5.5. クロックグループの作成 (set_clock_groups) x
2.6.5.5.1. 排他的クロックグループ (-logically_exclusive または -physically_exclusive) 2.6.5.5.2. 非同期クロックグループ (-asynchronous) 2.6.5.5.3. set_clock_groups 制約のヒント
2.6.5.6. クロックの影響による特性の考慮 x
2.6.5.6.1. クロック・レイテンシーの設定 (set_clock_latency) 2.6.5.6.2. クロックの不確実性
2.6.6. I/O制約の作成 x
2.6.6.1. 入力の制約 (set_input_delay) 2.6.6.2. 出力の制約 (set_output_delay)
2.6.7. 遅延およびスキュー制約の作成 x
2.6.7.1. 高度な I/O タイミングおよびボード・トレース・モデルの遅延 2.6.7.2. 最大スキュー (set_max_skew) 2.6.7.3. ネット遅延 (set_net_delay)
2.6.8. タイミング例外の作成 x
2.6.8.1. タイミング例外の優先順位 2.6.8.2. フォルスパス (set_false_path) 2.6.8.3. 最小遅延と最大遅延 2.6.8.4. マルチサイクル･パス 2.6.8.5. マルチサイクル例外の例 2.6.8.6. 遅延アノテーション 2.6.8.7. デザインのパーティション・ポートの制約
2.6.8.4. マルチサイクル･パス x
2.6.8.4.1. 一般的なマルチサイクルのアプリケーション 2.6.8.4.2. マルチサイクルによるセットアップの緩和 (set_multicyle_path) 2.6.8.4.3. 位相シフトの考慮 (-phase)
2.6.8.5. マルチサイクル例外の例 x
2.6.8.5.1. デフォルトのマルチサイクル解析 2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0 2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1 2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり) 2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数 2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり) 2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数 2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
2.7. タイミング・アナライザーの Tcl コマンド x
2.7.1. quartus_sta 実行ファイル 2.7.2. コレクション・コマンド
2.7.2. コレクション・コマンド x
2.7.2.1. ワイルドカード文字 2.7.2.2. コレクション・アイテムの追加と削除 2.7.2.3. コレクションのクエリー 2.7.2.4. get_pins コマンドの使用
1. タイミング解析の概要
2. インテル® Quartus® Prime タイミング・アナライザーの使用
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

2.6.5.3. 生成されるクロックの作成 (create_generated_clock)

Create Generate Clock (create_generated_clock) 制約を使用すると、デザインで内部的に生成されるクロックのプロパティーと制約を定義することができます。Clock name (-name)、クロックが派生する Source ノード (-source)、および Relationship to the source プロパティーを指定します。生成されるクロックは、クロック信号のプロパティー (位相、周波数、オフセット、デューティー・サイクルなど) を変更するすべてのノードに定義します。

生成クロックは一般的に、PLL の出力、レジスタークロックの分周器、クロック・マルチプレクサー、および、FPGA 出力ポートから他のデバイスに転送されるクロック (ソース・シンクロナス・インターフェイスやメモリー・インターフェイスなど) に適用されます。.sdc ファイルでは、ベースクロックの定義後に生成クロックを入力します。生成クロックでは、生成クロックのターゲットに対するクロック遅延とクロック・レイテンシーがすべて自動的に考慮されます。

-source オプションではクロックパス内のノード名を指定し、生成されるクロックのリファレンスとして使用します。生成されるクロックのソースは、先ほど定義したクロック名ではなく、デザイン・ネットリストのノードにする必要があります。生成クロックのターゲットの入力クロックピンと、そのリファレンス・クロックのターゲットノードの間のクロックパスにある任意のノード名をソースノードとして使用することができます。

ターゲットノードの入力クロックピンを新しく生成されるクロックのソースとして指定します。生成クロックのソースクロックとしてノードを受け入れることで、生成クロックの制約がクロックソースから切り離されます。生成クロックのソースクロックを変更する際に、ソースノードが同じ場合は、生成クロックの制約を編集する必要はありません。

複数のベースクロックがノードに供給されており、そのノードを生成クロックのソースにする場合は、複数の生成クロックを定義する必要があります。生成される各クロックに 1 つのベースクロックを関連付けます。それには、各生成クロックのステートメントで -master_clock オプションを使用します。場合によっては、生成クロックは組み合わせロジックで生成されます。

クロックを変更するロジックの合成方法に応じて、ソースまたはターゲットのノードはコンパイルごとに変わることがあります。生成クロックの制約を書き込み後に名前が変わると、コンパイラーで生成クロックが無視されます。これは、そのターゲット名がデザインに存在しなくなるために起こります。この問題を回避するには、合成属性または合成割り当てを使用して、クロック変更ロジックの最終的な組み合わせノード名を維持します。次に、その維持された名前を生成クロックの制約で使用します。

図 98. データとしてのクロックの例

ノードで生成クロックを作成し、そのクロックで最終的にレジスターのデータ入力を供給する場合は、「データとしてのクロック」という特殊なケースになります。タイミング・アナライザーはデータとしてのクロックを異なる方法で処理します。例えば、DDR でデータとしてのクロックを使用する場合、このクロックの立ち上がりと立ち下がりの両方を考慮する必要があり、タイミング・アナライザーでは立ち上がりと立ち下がりの両方が報告されます。データとしてのクロックを使用すると、コンパイラーは、From Node を生成クロックのターゲットとして扱い、Launch Clock を生成クロックとして扱います。

データとしてのクロックの例の場合、最初のパスは toggle_clk (INVERTED) から clk で、2 番目のパスは toggle_clk から clk です。これらのケースのスラックは、パスに沿った立ち上がり時間と立ち下がり時間の違いによりわずかに異なります。Data Delay 列には、約 5ps の差が報告されています。最小のスラック値をもつパスのみを考慮する必要があります。タイミング・アナライザーは、2 つのうちのワーストケース・パスのみを報告します (立ち上がりと立ち下がり)。この例で、生成クロックをレジスター出力で定義しない場合は、タイミング解析は最小スラック値をもつパスを 1 つだけ報告します。

derive_pll_clocks コマンドを使用して、すべての PLL クロック出力にクロックを自動的に生成することができます。PLL 出力における生成クロックのプロパティーは、PLL に定義されているプロパティーと一致します。


セクションの内容
クロック分周器の例 (-divide_by)
クロック・マルチプレクサーの例

関連情報
レベル 2 の表題