インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザー

ID 683243
日付 1/31/2023
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2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1

この例で、エンド・マルチサイクル・セットアップの割り当て値は 2、エンド・マルチサイクル・ホールドの割り当て値は 1 です。

マルチサイクル制約

set_multicycle_path -from [get_clocks clk_src] -to [get_clocks clk_dst] \
	-setup -end 2
set_multicycle_path -from [get_clocks clk_src] -to 
\[get_clocks clk_dst] -hold -end 1

この例では、セットアップ関係を 1 クロック周期緩和するために、ラッチエッジをデフォルトのラッチエッジの右側に 1 クロック周期動かしています。ホールド関係は 1 クロック周期緩和しており、これには、ラッチエッジをデフォルトのラッチエッジの左側に 1 つ動かしています。

次に、タイミング・アナライザーが実行する解析のセットアップ・タイミング図を示します。

図 124. セットアップのタイミング図
図 125. セットアップ・チェックの計算

最も制約が厳しいホールド関係は、エンド・マルチサイクル・セットアップ割り当て値が 2 の場合の 20ns です。

次の図は、タイミング・アナライザーにおけるこの例のセットアップ・レポートで、起動エッジとラッチエッジが強調表示されています。

図 126. セットアップおよびホールドのマルチサイクル例外のあるセットアップ・レポート

次の図は、この例のホールドチェックのタイミング図です。ホールドチェックは、セットアップ・チェックに相対します。

図 127. ホールドのタイミング図
図 128. ホールドチェックの計算

最も制約が厳しいホールド関係は、エンド・マルチサイクル・セットアップ割り当て値が 2 で、エンド・マルチサイクル・ホールド割り当て値が 1 の場合の 0ns です。

次の図は、タイミング・アナライザーにおけるこの例のホールドレポートで、起動エッジとラッチエッジが強調表示されています。

図 129. セットアップおよびホールドのマルチサイクル例外のあるホールドレポート