インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザー

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ID 683243
日付 1/31/2023
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ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. インテル® Quartus® Prime タイミング・アナライザーの使用 A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. タイミング解析の概要 x
1.1. このバージョンの新機能 1.2. タイミング解析の基本概念 1.3. タイミング解析の概要の改訂履歴
1.2. タイミング解析の基本概念 x
1.2.1. タイミングパスとクロックの解析 1.2.2. クロックのセットアップ解析 1.2.3. クロックのホールド解析 1.2.4. リカバリーとリムーバル解析 1.2.5. マルチサイクル・パス解析 1.2.6. メタスタビリティー解析 1.2.7. タイミングの悲観 1.2.8. データとしてのクロックの解析 1.2.9. マルチコーナー・タイミング解析 1.2.10. 時間の借用
1.2.1. タイミングパスとクロックの解析 x
1.2.1.1. タイミング・ネットリスト 1.2.1.2. タイミングパス 1.2.1.3. データとクロックの到着時間 1.2.1.4. 起動エッジとラッチエッジ
1.2.5. マルチサイクル・パス解析 x
1.2.5.1. マルチサイクル・クロック・ホールド 1.2.5.2. マルチサイクル・クロック・セットアップ
1.2.10. 時間の借用 x
1.2.10.1. 時間借用における制限 1.2.10.2. ラッチでの時間借用
2. インテル® Quartus® Prime タイミング・アナライザーの使用 x
2.1. タイミング解析フロー 2.2. ステップ 1: タイミング・アナライザーの設定を指定 2.3. ステップ 2: タイミング制約の指定 2.4. ステップ 3: タイミング・アナライザーの実行 2.5. ステップ 4: タイミングレポートの解析 2.6. タイミング制約の適用 2.7. タイミング・アナライザーの Tcl コマンド 2.8. インポートされたコンパイル結果のタイミング解析 2.9. インテル® Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴 2.10. インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.4. ステップ 3: タイミング・アナライザーの実行 x
2.4.1. タイミング解析の動作条件の設定 2.4.2. 時間借用最適化のイネーブル
2.5. ステップ 4: タイミングレポートの解析 x
2.5.1. タイミングレポートの生成 2.5.2. デザイン・アシスタントでのクロスプローブ 2.5.3. タイミング・アナライザーからのデザイン・アシスタントの起動 2.5.4. 他のツールでのタイミングパスの特定 2.5.5. 制約とタイミングレポートの関連付け
2.5.1. タイミングレポートの生成 x
2.5.1.1. Fmax 概要レポート 2.5.1.2. タイミングレポート 2.5.1.3. ソースファイルごとのタイミングレポート 2.5.1.4. データ遅延レポート 2.5.1.5. ネット遅延レポート 2.5.1.6. クロックレポートおよびクロック・ネットワーク・レポート 2.5.1.7. クロック間転送レポート 2.5.1.8. メタスタビリティー・レポート 2.5.1.9. CDC Viewer レポート 2.5.1.10. 非同期 CDC レポート 2.5.1.11. ロジック深度レポート 2.5.1.12. 近隣パスレポート 2.5.1.13. レジスター分布レポート 2.5.1.14. ルーティング着目ネットレポート 2.5.1.15. リタイミング制約レポート 2.5.1.16. レジスター統計情報レポート 2.5.1.17. パイプライン情報レポート 2.5.1.18. 時間借用データレポート 2.5.1.19. 例外レポートおよび例外範囲レポート 2.5.1.20. ボトルネック・レポート
2.5.1.13. レジスター分布レポート x
2.5.1.13.1. タイミングパスのエンドポイントの Tension が大きいレジスター 2.5.1.13.2. 直接ファンアウトによる Tension が大きいレジスター
2.5.1.20. ボトルネック・レポート x
2.5.1.20.1. カスタム・ボトルネック基準の指定
2.5.2. デザイン・アシスタントでのクロスプローブ x
2.5.2.1. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ
2.6. タイミング制約の適用 x
2.6.1. 推奨される初期の SDC 制約 2.6.2. SDC ファイルの優先順位 2.6.3. 反復する制約の変更 2.6.4. エンティティーに結び付けられた SDC ファイルの使用 2.6.5. クロックの作成とクロックの制約 2.6.6. I/O制約の作成 2.6.7. 遅延およびスキュー制約の作成 2.6.8. タイミング例外の作成 2.6.9. フィッターの過剰制約の使用 2.6.10. 回路例と SDC ファイル
2.6.1. 推奨される初期の SDC 制約 x
2.6.1.1. クロックの作成 (create_clock) 2.6.1.2. PLL クロックの導出 (derive_pll_clocks) 2.6.1.3. クロックの不確実性の導出 (derive_clock_uncertainty) 2.6.1.4. クロックグループの設定 (set_clock_groups)
2.6.4. エンティティーに結び付けられた SDC ファイルの使用 x
2.6.4.1. エンティティーに結び付けられた制約のスコープ 2.6.4.2. エンティティーに結び付けられた制約の例
2.6.5. クロックの作成とクロックの制約 x
2.6.5.1. ベースクロックの作成 2.6.5.2. 仮想クロックの作成 2.6.5.3. 生成されるクロックの作成 (create_generated_clock) 2.6.5.4. PLL クロックの導出 2.6.5.5. クロックグループの作成 (set_clock_groups) 2.6.5.6. クロックの影響による特性の考慮 2.6.5.7. CDC パスの制約
2.6.5.1. ベースクロックの作成 x
2.6.5.1.1. クロックの自動検出と制約の作成
2.6.5.2. 仮想クロックの作成 x
2.6.5.2.1. I/O インターフェイスの不確実性の指定 2.6.5.2.2. I/O インターフェイスのクロック不確実性の例
2.6.5.3. 生成されるクロックの作成 (create_generated_clock) x
2.6.5.3.1. クロック分周器の例 (-divide_by) 2.6.5.3.2. クロック・マルチプレクサーの例
2.6.5.5. クロックグループの作成 (set_clock_groups) x
2.6.5.5.1. 排他的クロックグループ (-logically_exclusive または -physically_exclusive) 2.6.5.5.2. 非同期クロックグループ (-asynchronous) 2.6.5.5.3. set_clock_groups 制約のヒント
2.6.5.6. クロックの影響による特性の考慮 x
2.6.5.6.1. クロック・レイテンシーの設定 (set_clock_latency) 2.6.5.6.2. クロックの不確実性
2.6.6. I/O制約の作成 x
2.6.6.1. 入力の制約 (set_input_delay) 2.6.6.2. 出力の制約 (set_output_delay)
2.6.7. 遅延およびスキュー制約の作成 x
2.6.7.1. 高度な I/O タイミングおよびボード・トレース・モデルの遅延 2.6.7.2. 最大スキュー (set_max_skew) 2.6.7.3. ネット遅延 (set_net_delay)
2.6.8. タイミング例外の作成 x
2.6.8.1. タイミング例外の優先順位 2.6.8.2. フォルスパス (set_false_path) 2.6.8.3. 最小遅延と最大遅延 2.6.8.4. マルチサイクル･パス 2.6.8.5. マルチサイクル例外の例 2.6.8.6. 遅延アノテーション 2.6.8.7. デザインのパーティション・ポートの制約
2.6.8.4. マルチサイクル･パス x
2.6.8.4.1. 一般的なマルチサイクルのアプリケーション 2.6.8.4.2. マルチサイクルによるセットアップの緩和 (set_multicyle_path) 2.6.8.4.3. 位相シフトの考慮 (-phase)
2.6.8.5. マルチサイクル例外の例 x
2.6.8.5.1. デフォルトのマルチサイクル解析 2.6.8.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0 2.6.8.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1 2.6.8.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり) 2.6.8.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数 2.6.8.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり) 2.6.8.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数 2.6.8.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
2.7. タイミング・アナライザーの Tcl コマンド x
2.7.1. quartus_sta 実行ファイル 2.7.2. コレクション・コマンド
2.7.2. コレクション・コマンド x
2.7.2.1. ワイルドカード文字 2.7.2.2. コレクション・アイテムの追加と削除 2.7.2.3. コレクションのクエリー 2.7.2.4. get_pins コマンドの使用
1. タイミング解析の概要
2. インテル® Quartus® Prime タイミング・アナライザーの使用
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

2.2. ステップ 1: タイミング・アナライザーの設定を指定

タイミング解析を実行する前に、 インテル® Quartus® Prime プロジェクトを開き、フィッターを実行してタイミング・ネットリストを生成する必要があります。タイミング解析の一般的な設定、およびタイミング解析結果に影響を与えるその他のプロジェクト全体のコンパイラー設定を検討し、指定することができます。
タイミング・アナライザーの一般的な設定を指定するには、次の手順に従います。
  1. File > New Project Wizard をクリックして新しいプロジェクトを作成する、もしくは File > Open Project をクリックして既存のプロジェクトを開きます。
  2. Assignments > Settings > Timing Analyzer をクリックして Timing Analyzer の設定を開きます。
    図 37. タイミング・アナライザー・ページ (設定ダイアログボックス)


  3. Timing Analyzer ページで、1 つもしくは複数の .sdc ファイルをタイミング解析に指定し、次の任意のオプションを指定します。
    表 3.  タイミング・アナライザーの一般設定
    設定 詳細
    SDC files to include in the project プロジェクトの Synopsis Design Constraint (.sdc) ファイルの名前と処理順序を指定します。
    Interactive Timing Analysis タイミング解析の自動実行、制約の自動読み取り、およびレポートの自動生成オプションを指定します。オンまたはオフにします。
    • Automatically launch Timing Analyzer GUI after a full compilation では、フルコンパイル後にタイミング・アナライザー GUI を自動的に起動します (デフォルトはオン)
    • Automatically read constraints and update the timing netlist when project is opened では、タイミング・アナライザーでプロジェクトを開いた際に自動的に制約を読み取り、タイミング・ネットリストを更新します (デフォルトはオン)
    • Automatically run setup summary report when project is opened では、タイミング・アナライザーでプロジェクトを開いた際に自動的にセットアップの概要レポートを実行します (デフォルトはオン)
    Default Reporting オプションの Report worst-case paths during compilation を指定すると、コンパイル時にワーストケースのパスが自動的に報告されます (デフォルトはオン)。Paths reported per clock domain では、クロックドメインごとに報告されるパスを指定します (デフォルトは 10)。また、Show routing では、レポートでルーティングを表示するかを指定します (デフォルトはオフ)。
    Tcl Script Options Tcl Script File name で、タイミング解析のカスタムスクリプトのファイル名を指定します。Run default timing analysis before running custom script により、カスタムスクリプトの実行前にデフォルトのタイミング解析を実行するかを指定することができます。
    Metastability Analysis メタスタビリティー解析において、タイミング・アナライザーがレジスターを同期レジスターチェーンの一部として識別する方法を指定します。
  4. タイミング解析に大きな影響を与える可能性のあるプロジェクト全体のコンパイラー設定を検討して指定します。
    表 4.  タイミング解析に影響するコンパイラーの設定
    設定 詳細 位置
    Enable multicorner support for Timing Analyzer and EDA Netlist Writer (デフォルトはオン) デフォルトでは、マルチコーナー・タイミング解析を実行するようにタイミング・アナライザーに指示します。この場合は、ベストケースおよびワーストケースの動作条件に対してデザインを解析します。 Assignments > Settings > Compilation Process Settings
    Optimization Mode (デフォルトは Balanced) 合成およびフィット時のコンパイラーによる最適化作業の焦点を指定します。Balanced 戦略を指定する、もしくは Performance、Area、Power、Routability、またはCompile Time で最適化を行います。 Assignments > Settings > Compiler Settings
    SDC Constraint Protection (デフォルトはオフ)

    レジスターのマージで .sdc 制約を検証します。このオプションは、コンパイルを通して .sdc 制約の有効性を維持するのに役立ちます。

    		Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)
    Synchronization Register Chain Length (デフォルトは 3)

    コンパイラーが同期チェーンとみなす行内のレジスターの最大数を指定します。コンパイラーは、これらのレジスターをメタスタビリティー解析で考慮します。コンパイラーは、これらのレジスターの最適化 (リタイミングなど) を防ぎます。ゲートレベルのリタイミングが有効になっている場合、コンパイラーはこれらのレジスターを削除しません。

    		 Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)
    Optimize Design for Metastability (デフォルトはオン)

    この設定により平均故障間隔 (MTBF) を大きくすることで、デザインの信頼性を向上させます。フィッターは、デザインのシンクロナイザー・レジスターの出力セットアップ・スラックを増やします。このスラックにより、デザインの MTBF は指数関数的に増加します。このオプションは、タイミング・アナライザーをタイミング重視のコンパイルに使用している場合にのみ適用されます。タイミング・アナライザーの report_metastability コマンドを使用して、デザインで検出されたシンクロナイザーを確認し、MTBF の概算を作成します。

    		Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)
レベル 2 の表題