1.1. タイミング解析の基本概念

インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

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ID 683243

日付 9/30/2019

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1.1. タイミング解析の基本概念

このユーザーガイドでは、タイミング解析を説明する次の概念を紹介します。

表 1. Timing Analyzerに関する用語
用語	定義
arrival time	Timing Analyzerは、データとクロックの到着時間と、レジスター・ピンで必要な時間を計算します。
Cell	ルック・アップ・テーブル（LUT）、レジスター、デジタル信号処理（DSP）ブロック、メモリーブロック、または入出力要素を含むデバイスリソース。Intel Stratix® シリーズデバイスでは、LUTおよびレジスターは、セルとしてモデル化されたロジックエレメント（LE）に含まれています。
Clock	デザイン内部および外部のクロックドメインを表現する名前付き信号です。
Clock-as-data analysis	クロックパスのPLLに関連する位相シフトを含み、データパスの関連する位相シフトを考慮する複雑なパスのより正確なタイミング解析。
Clock hold time	クロック入力のアクティブな遷移後、データ入力またはクロックイネーブルを供給する入力ピンで信号が安定している必要がある最小時間間隔。
Clock launch and latch edge	起動エッジは、レジスターまたはその他のシーケンシャル要素からデータを送信するクロックエッジであり、データ転送のソースとして機能します。ラッチエッジは、レジスターまたは他のシーケンシャル・エレメントのデータポートでデータをキャプチャーするアクティブ・クロック・エッジで、データ転送の宛先として機能します。
Clock pessimism	クロックペシミズムは、静的タイミング解析中に一般的なクロックパスに関連付けられた最大（最小ではなく）遅延変動を使用することを指します。
Clock setup time	データ入力での信号のアサートと、クロック入力でのローからハイへの遷移のアサートとの間の最小時間間隔。
Maximum or minimum delay constraint	デフォルト以外のセットアップまたはホールド関係でタイミングパス解析を指定する制約。
Net	相互接続された2つ以上のコンポーネントのコレクション。
Node	デザイン内の異なる論理コンポーネント間を移動する信号を伝送するワイヤーを表します。最も基本的なタイミング・ネットリスト・ユニット。ポート、ピン、およびレジスターを表すために使用されます。
Pin	セルの入力および出力です。
Port	デバイスピンのようなトップレベルのモジュールの入力または出力を表します。
Metastability	無関係なまたは非同期のクロックドメインの回路間で信号が転送されると、準安定性の問題が発生する可能性があります。Timing Analyzerは、デザインの準安定性の可能性を分析し、同期レジスターチェーンのMTBFを計算できます。
Multicorner analysis	さまざまな電圧、プロセス、および温度動作条件下でデザインを検証するための、低速および高速のタイミングコーナーのタイミング解析。
Multicycle path	適切な分析のためにデフォルト以外のクロックサイクル数を必要とするデータパス。
Recovery and removal time	回復時間は、次のクロックエッジに対する非同期制御信号のディアサートの最小時間です。除去時間は、アクティブ・クロック・エッジの後に非同期制御信号のディアサートが安定している必要がある最小時間です。
Timing netlist	デザインの合成されたノードと接続のコンパイラ生成リスト。Timing Analyzerタイミング解析を実行するにはこのネットリストが必要です。
Timing path	レジスターの出力と別のレジスター入力など、2つのデザインノード間のワイヤ接続（ネット）。