インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

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ID 683243
日付 9/30/2019
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ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. Timing Analyzerの使用 A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. タイミング解析の概要 x
1.1. タイミング解析の基本概念 1.2. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 1.3. タイミング解析の概要ドキュメントの改訂履歴
1.1. タイミング解析の基本概念 x
1.1.1. タイミングパスとクロック解析 1.1.2. 優先セットアップ分析 1.1.3. クロック・ホールド・チェック 1.1.4. リカバリー時間とリムーバル時間 1.1.5. マルチサイクル･パス 1.1.6. 準安定解析 1.1.7. タイミングペシミズム 1.1.8. Clock-As-Data解析 1.1.9. TimeQuestタイミング解析
1.1.1. タイミングパスとクロック解析 x
1.1.1.1. タイミング・ネットリスト 1.1.1.2. タイミングパス 1.1.1.3. データ到着時間とクロック到着時間 1.1.1.4. ローンチ・エッジとラッチ・エッジ
1.1.5. マルチサイクル･パス x
1.1.5.1. マルチサイクル・クロック・ホールド 1.1.5.2. マルチサイクル・クロック・セットアップ
2. Timing Analyzerの使用 x
2.1. 基本的なタイミング解析フロー 2.2. タイミングの制約の使用 2.3. Timing AnalyzerのTclコマンド 2.4. インポートされたコンパイル結果のタイミング分析 2.5. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 2.6. インテル® Quartus® Prime Timing Analyzerの使用のドキュメントの改訂履歴
2.1. 基本的なタイミング解析フロー x
2.1.1. ステップ1：プロジェクトを開いてFitterを実行する 2.1.2. ステップ2：タイミング制約を指定する 2.1.3. ステップ3：一般的なTiming Analyzer設定を指定する 2.1.4. ステップ4：タイミング解析を実行する 2.1.5. ステップ5:タイミング解析結果を分析する
2.1.4. ステップ4：タイミング解析を実行する x
2.1.4.1. 動作条件の設定
2.1.5. ステップ5:タイミング解析結果を分析する x
2.1.5.1. タイミング・レポート・ファイル 2.1.5.2. Fmax Summaryレポート 2.1.5.3. Report Timingコマンド 2.1.5.4. Report CDC Viewerコマンド 2.1.5.5. CDCビューアーコマンドのレポート 2.1.5.6. 制約をタイミングレポートに関連付ける 2.1.5.7. Timing AnalyzerからDesign Assistantを実行 2.1.5.8. 他のツールでのタイミングパスの特定
2.2. タイミングの制約の使用 x
2.2.1. 推奨される初期SDC制約 2.2.2. SDCファイルの優先順位 2.2.3. 反復制約修正 2.2.4. エンティティー・バインドSDCファイルの使用 2.2.5. クロックの作成およびクロック制約 2.2.6. I/O制約の作成 2.2.7. 遅延およびスキュー制約の作成 2.2.8. 入力タイミング例外 2.2.9. フィッターの過剰制約の使用 2.2.10. 回路例とSDCファイル
2.2.1. 推奨される初期SDC制約 x
2.2.1.1. Create Clock画面 2.2.1.2. PLLクロックの導出（derive_pll_clocks） 2.2.1.3. クロック不確実性の導出（derive_clock_uncertainty） 2.2.1.4. クロックグループの設定（set_clock_groups）
2.2.4. エンティティー・バインドSDCファイルの使用 x
2.2.4.1. エンティティーにバインドされた制約スコープ 2.2.4.2. エンティティーにバインドされた制約の例
2.2.5. クロックの作成およびクロック制約 x
2.2.5.1. ベースクロックの作成 2.2.5.2. 仮想クロックの作成 2.2.5.3. 生成されたクロックの作成（create_generated_clock） 2.2.5.4. カスケード接続されたPLLクロック 2.2.5.5. クロックグループの作成（set_clock_groups） 2.2.5.6. クロック作用特性の制約
2.2.5.1. ベースクロックの作成 x
2.2.5.1.1. 自動クロック検出および制約作成
2.2.5.2. 仮想クロックの作成 x
2.2.5.2.1. I/Oインターフェイスの不確実性の指定 2.2.5.2.2. I/Oインターフェイス・クロックの不確かさの例
2.2.5.3. 生成されたクロックの作成（create_generated_clock） x
2.2.5.3.1. クロック分・ディバイダーの例（-divide_by） 2.2.5.3.2. クロック・ジッターの例
2.2.5.5. クロックグループの作成（set_clock_groups） x
2.2.5.5.1. 排他的クロックグループ（-exclusive） 2.2.5.5.2. 非同期クロックグループ（-asynchronous） 2.2.5.5.3. set_clock_groups制約のヒント
2.2.5.6. クロック作用特性の制約 x
2.2.5.6.1. クロック遅延の設定（set_clock_latency） 2.2.5.6.2. クロック不確実性
2.2.6. I/O制約の作成 x
2.2.6.1. 入力制約（set_input_delay） 2.2.6.2. 出力制約（set_output_delay）
2.2.7. 遅延およびスキュー制約の作成 x
2.2.7.1. 高度なI/Oタイミングとボード・トレース・モデルの遅延 2.2.7.2. 最大スキュー（set_max_skew） 2.2.7.3. ネット遅延（set_net_delay） 2.2.7.4. タイミング・ネットリストの作成
2.2.8. 入力タイミング例外 x
2.2.8.1. タイミング例外の優先順位 2.2.8.2. フォルス・パス（set_false_path） 2.2.8.3. 最小および最大遅延 2.2.8.4. マルチサイクル･パス 2.2.8.5. マルチサイクル例外の例 2.2.8.6. 遅延注釈の強制 2.2.8.7. デザイン・パーティション・ポートの制約
2.2.8.4. マルチサイクル･パス x
2.2.8.4.1. 一般的なマルチサイクルのアプリケーション 2.2.8.4.2. マルチサイクルによるリラックスしたセットアップ（set_multicyle_path） 2.2.8.4.3. 位相シフトの説明（-phase）
2.2.8.5. マルチサイクル例外の例 x
2.2.8.5.1. デフォルトのマルチサイクル分析 2.2.8.5.2. End Multicycle Setup = 2およびEnd Multicycle Hold = 0 2.2.8.5.3. End Multicycle Setup = 2およびEnd Multicycle Hold = 1 2.2.8.5.4. デスティネーション・クロックオフセット付きの同じ周波数クロック 2.2.8.5.5. デスティネーション・クロックの周波数がソースクロック周波数の倍数である場合 2.2.8.5.6. デスティネーション・クロックの周波数がオフセットを持つソースクロック周波数の倍数である場合 2.2.8.5.7. ソースクロックの周波数がデスティネーション・クロックの周波数の倍数である場合 2.2.8.5.8. ソースクロックの周波数がオフセットを持つデスティネーション・クロックの周波数の倍数である場合
2.3. Timing AnalyzerのTclコマンド x
2.3.1. quartus_sta実行可能ファイル 2.3.2. コレクション・コマンド
2.3.2. コレクション・コマンド x
2.3.2.1. ワイルドカード文字 2.3.2.2. コレクション・アイテムの追加と削除 2.3.2.3. コレクションのクエリー 2.3.2.4. get_pinsコマンドの使用
1. タイミング解析の概要
2. Timing Analyzerの使用
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

2.2.5.5.3. set_clock_groups制約のヒント

derived_pll_clocksを使用してクロックを作成する場合、set_clock_groups制約に含めるすべてのクロック名を決定するのに時間がかかる場合があります。ただし、次の手法を使用すると、すべてのクロック名がわからない場合でも、クロック制約の作成をある程度自動化できます。

  1. 推奨される初期SDC制約を含む基本的な.sdcファイルを作成しますが、現時点ではset_clock_groups制約を省略しています。
  2. プロジェクトに.sdcを追加するには、Assignments > Settings > Timing Analyzerをクリックします。SDC files to include in the projectファイルの下に.sdcファイルを指定します。
  3. Timing Analyzerを開くには、Tools > Timing Analyzerをクリックします。
  4. Taskペインで、 Report Clocksをダブルクリックします。Timing Analyzerは.sdcを読み取り、制約（ derive_pll_clocksを含む）を適用し、すべてのクロックをレポートします。
  5. Clocks Summaryレポートから、最初の列に表示されるすべてのクロック名をコピーします。このレポートには、Timing Analyzerで認識できるように正しい形式でクロック名がリストされます。
  6. .Sdcファイルを開き、ファイルにクロック名を貼り付けます（1行に1つのクロック名）。
  7. クロック名リストを適切なグループにカットアンドペーストして、set_clock_groupsコマンドにフォーマットします。次に、次のテンプレートを.sdcファイルに貼り付けます。
    。set_clock_groups -asynchronous -group {\} \ -group {\} \ -group {\} \ -group {\}
  8. クロック名をグループにカットアンドペーストして関係を定義し、必要に応じてグループを追加または削除します。グループをフォーマットして、コードを読み出し可能にします。
    注: このコマンドは、1行で読み出すのが難しい場合があります。 Tcl行継続文字「\」を使用して、これをより読みやすくすることができます。最後の文字の後にスペースを置き、行末に「\」文字を置きます。この文字はエスケープします。エスケープ文字の後にスペースを入れないように注意してください。そうしないと、スペースが行末文字ではなくエスケープ文字になります。 
    set_clock_groups -asynchronous \ -group {adc_clk \ the_adc_pll | altpll_component_autogenerated | pll | clk [0] \ the_adc_pll | altpll_component_autogenerated | pll | clk [1] \ the_adc_pll | altpll_component_autogenerated | pll | clk [2] \ c | altpll_component_autogenerated | pll | clk [0] \ the_system_pll | altpll_component_autogenerated | pll | clk [1] \} \ -group {the_system_pll | altpll_component_autogenerated | pll | clk [2] \}
注: 入力クロックと他のPLL出力が異なるグループにある間、最後のグループにはPLL出力system_pll | .. | clk [2]があります。 PLLを使用し、入力クロック周波数がPLLの出力の周波数に関連していない場合、PLLを非同期で処理する必要があります。通常、PLLのほとんどの出力は関連し、同じグループに属しますが、これは要件ではありません。

複雑なクロッキングを使用するデザインの場合、クロックグループの作成は反復プロセスになる場合があります。たとえば、2つのDDR3コアと高速トランシーバーを使用するデザインでは、30以上のクロックを使用できます。そのような場合、手動で作成したクロックを追加することから始めます。 Timing Analyzerは、コマンドに表示されないクロックがすべてのクロックに関連していると想定しているため、これにより既知のクロックが控えめにグループ化されます。無関係なクロックドメイン間のデザインにまだパスがある場合、必要に応じて新しいクロックドメインの追加を開始できます。この場合、IPコアの.sdcファイル（DDR3コアが生成する.sdcファイルなど）でカットされているか、または関連するクロックドメインのみに接続されているため、set_clock_groupsコマンドには多数のクロックが含まれていません。

多くのデザインでは、コアを制約するために必要なのはそれだけです。このセクションでは詳細に説明していない一般的なコアの制約は次のとおりです。

  • デフォルト分析よりも遅い速度で分析のためにレジスター間にマルチサイクルを追加すると、データを読み取ることができる時間が長くなります。たとえば、10 nsのクロック周期には10 nsのセットアップ関係があります。データがより遅いレートで変化する場合、またはクロックイネーブルによりレジスターがより遅いレートで切り替わる場合、セットアップ関係を緩和するマルチサイクルを適用できます（有効なデータが通過できるようにウィンドウを開く）。これはクロック周期の倍数であり、セットアップ関係を20 ns、40 nsなどにし、ホールド関係を0 nsに保ちます。通常、これらのタイプのマルチサイクルをパスに適用します。
  • また、タイミングウィンドウをシフトして、データが読み取られるサイクルを進める場合、マルチサイクルを使用できます。これは通常、デザインがクロックで小さな位相シフトを実行するときに発生します。たとえば、デザインにPLLを出る2つの10 nsクロックがあり、2番目のクロックに0.5 nsの位相シフトがある場合、メインクロックから位相シフトクロックへのデフォルトのセットアップ関係は0.5 nsであり、ホールド関係は- 9.5 ns 0.5 nsのセットアップ関係を満たすことはほぼ不可能であり、ほとんどの場合、次のウィンドウでデータを転送するつもりです。メインクロックから位相シフトクロックにマルチサイクルを追加すると、セットアップ関係は10.5 nsになり、ホールド関係は0.5 nsになります。通常、このマルチサイクルをクロック間に適用します。
  • create_generated_clockをリップルクロックに追加します。レジスターの出力が別のレジスターのclkポートを駆動するとき、それはリップルクロックです。クロックはレジスターを介して伝搬されないため、正しい解析を行うには、 create_generated_clock制約をすべてのリップルクロックに適用する必要があります。制約のないリップルクロックは、 Report Unconstrained Pathsレポートに表示されるため、簡単に認識できます。一般に、リップルクロックは避けてください。代わりにクロックイネーブルを使用してください。
  • create_generated_clockをクロック・マルチプレクサー出力に追加します。このクロックがないと、すべてのクロックがマルチプレクサを介して伝播し、関連します。 Timing Analyzerは、1つのクロック入力がソースレジスターに供給され、他のクロック入力がデスティネーションに供給される、マルチプレクサから下流のパスを解析します。この動作は有効な場合がありますが、通常、これは目的の動作ではありません。 mux出力にcreate_generated_clock制約を適用し、muxに入力されるクロックに関連付けることで、これらのクロックを他のクロックと正しくグループ化できます。
レベル 2 の表題