インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

ID 683243
日付 9/30/2019
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ドキュメント目次

2.2.5.4. カスケード接続されたPLLクロック

Derive PLL Clocksderived_pll_clocks )制約は、デザイン内のPLLの各出力のクロックを自動的に作成します。derived_pll_clocksは、現在のPLL設定を検出し、create_generated_clockコマンドを呼び出すことにより、すべてのPLLの出力に生成されたクロックを自動的に作成します。
注: インテル® Arria® 10そして インテル® Cyclone® 10 GXデバイスのみは、Derive PLL Clocksderive_pll_clocks)制約をサポートします。サポートされている他のすべてのデバイスの場合、Timing Analyzerは関連するIPにバインドされた制約からPLLクロックを自動的に導出します。

PLL入力クロックポートのベースクロックを作成する

デザインにトランシーバー、LVDSトランスミッター、またはLVDSレシーバーが含まれる場合、derive_pll_clocksを使用してデザイン内のこのロジックを制約し、それらのブロックのタイミング例外を作成します。

create_clock -period 10.0 -name system_clk [get_ports system_clk]

create_clockコマンドの後に.sdcファイルにderive_pll_clocksコマンドを含めます。 Timing Analyzerが.sdcファイルを読み取るたびに、各PLL出力クロックピンに対して適切な生成クロックが作成されます。derived_pll_clocksを実行する前にPLL出力にクロックが存在する場合、既存のクロックが優先され、そのPLL出力に対して自動生成クロックは作成されません。

以下に、レジスター間パスを使用した単純なPLLデザインを示します。

図 61. PLLレジスターの簡単なデザイン例

Timing Analyzerは、derivate_pll_clocksコマンドを使用してPLLを制約すると、次の例のようなメッセージを生成します。

derive_pll_clocksコマンド・メッセージ

Info:
Info: Deriving PLL Clocks:
Info: create_generated_clock -source pll_inst|altpll_component|pll|inclk[0] -divide_by 2 -name
pll_inst|altpll_component|pll|clk[0] pll_inst|altpll_component|pll|clk[0]
Info:

PLLの入力クロックピンは、-sourceオプションであるノードpll_inst|altpll_component|pll|inclk[0]です。 PLLの出力クロックの名前は、PLL出力クロックノードpll_inst|altpll_component|pll|clk[0]です。

PLLがクロック切り替えモードの場合、PLLの出力クロック用に複数のクロックが生成されます。 1つはプライマリー入力クロック(inclk [0]など)用で、もう1つはセカンダリー入力クロック(inclk [1]など)用です。プライマリーおよびセカンダリー出力クロックは同時にアクティブにならないため、これらのクロック専用の排他的クロックグループを作成します。