インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

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ID 683243
日付 9/30/2019
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ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. Timing Analyzerの使用 A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. タイミング解析の概要 x
1.1. タイミング解析の基本概念 1.2. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 1.3. タイミング解析の概要ドキュメントの改訂履歴
1.1. タイミング解析の基本概念 x
1.1.1. タイミングパスとクロック解析 1.1.2. 優先セットアップ分析 1.1.3. クロック・ホールド・チェック 1.1.4. リカバリー時間とリムーバル時間 1.1.5. マルチサイクル･パス 1.1.6. 準安定解析 1.1.7. タイミングペシミズム 1.1.8. Clock-As-Data解析 1.1.9. TimeQuestタイミング解析
1.1.1. タイミングパスとクロック解析 x
1.1.1.1. タイミング・ネットリスト 1.1.1.2. タイミングパス 1.1.1.3. データ到着時間とクロック到着時間 1.1.1.4. ローンチ・エッジとラッチ・エッジ
1.1.5. マルチサイクル･パス x
1.1.5.1. マルチサイクル・クロック・ホールド 1.1.5.2. マルチサイクル・クロック・セットアップ
2. Timing Analyzerの使用 x
2.1. 基本的なタイミング解析フロー 2.2. タイミングの制約の使用 2.3. Timing AnalyzerのTclコマンド 2.4. インポートされたコンパイル結果のタイミング分析 2.5. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 2.6. インテル® Quartus® Prime Timing Analyzerの使用のドキュメントの改訂履歴
2.1. 基本的なタイミング解析フロー x
2.1.1. ステップ1：プロジェクトを開いてFitterを実行する 2.1.2. ステップ2：タイミング制約を指定する 2.1.3. ステップ3：一般的なTiming Analyzer設定を指定する 2.1.4. ステップ4：タイミング解析を実行する 2.1.5. ステップ5:タイミング解析結果を分析する
2.1.4. ステップ4：タイミング解析を実行する x
2.1.4.1. 動作条件の設定
2.1.5. ステップ5:タイミング解析結果を分析する x
2.1.5.1. タイミング・レポート・ファイル 2.1.5.2. Fmax Summaryレポート 2.1.5.3. Report Timingコマンド 2.1.5.4. Report CDC Viewerコマンド 2.1.5.5. CDCビューアーコマンドのレポート 2.1.5.6. 制約をタイミングレポートに関連付ける 2.1.5.7. Timing AnalyzerからDesign Assistantを実行 2.1.5.8. 他のツールでのタイミングパスの特定
2.2. タイミングの制約の使用 x
2.2.1. 推奨される初期SDC制約 2.2.2. SDCファイルの優先順位 2.2.3. 反復制約修正 2.2.4. エンティティー・バインドSDCファイルの使用 2.2.5. クロックの作成およびクロック制約 2.2.6. I/O制約の作成 2.2.7. 遅延およびスキュー制約の作成 2.2.8. 入力タイミング例外 2.2.9. フィッターの過剰制約の使用 2.2.10. 回路例とSDCファイル
2.2.1. 推奨される初期SDC制約 x
2.2.1.1. Create Clock画面 2.2.1.2. PLLクロックの導出（derive_pll_clocks） 2.2.1.3. クロック不確実性の導出（derive_clock_uncertainty） 2.2.1.4. クロックグループの設定（set_clock_groups）
2.2.4. エンティティー・バインドSDCファイルの使用 x
2.2.4.1. エンティティーにバインドされた制約スコープ 2.2.4.2. エンティティーにバインドされた制約の例
2.2.5. クロックの作成およびクロック制約 x
2.2.5.1. ベースクロックの作成 2.2.5.2. 仮想クロックの作成 2.2.5.3. 生成されたクロックの作成（create_generated_clock） 2.2.5.4. カスケード接続されたPLLクロック 2.2.5.5. クロックグループの作成（set_clock_groups） 2.2.5.6. クロック作用特性の制約
2.2.5.1. ベースクロックの作成 x
2.2.5.1.1. 自動クロック検出および制約作成
2.2.5.2. 仮想クロックの作成 x
2.2.5.2.1. I/Oインターフェイスの不確実性の指定 2.2.5.2.2. I/Oインターフェイス・クロックの不確かさの例
2.2.5.3. 生成されたクロックの作成（create_generated_clock） x
2.2.5.3.1. クロック分・ディバイダーの例（-divide_by） 2.2.5.3.2. クロック・ジッターの例
2.2.5.5. クロックグループの作成（set_clock_groups） x
2.2.5.5.1. 排他的クロックグループ（-exclusive） 2.2.5.5.2. 非同期クロックグループ（-asynchronous） 2.2.5.5.3. set_clock_groups制約のヒント
2.2.5.6. クロック作用特性の制約 x
2.2.5.6.1. クロック遅延の設定（set_clock_latency） 2.2.5.6.2. クロック不確実性
2.2.6. I/O制約の作成 x
2.2.6.1. 入力制約（set_input_delay） 2.2.6.2. 出力制約（set_output_delay）
2.2.7. 遅延およびスキュー制約の作成 x
2.2.7.1. 高度なI/Oタイミングとボード・トレース・モデルの遅延 2.2.7.2. 最大スキュー（set_max_skew） 2.2.7.3. ネット遅延（set_net_delay） 2.2.7.4. タイミング・ネットリストの作成
2.2.8. 入力タイミング例外 x
2.2.8.1. タイミング例外の優先順位 2.2.8.2. フォルス・パス（set_false_path） 2.2.8.3. 最小および最大遅延 2.2.8.4. マルチサイクル･パス 2.2.8.5. マルチサイクル例外の例 2.2.8.6. 遅延注釈の強制 2.2.8.7. デザイン・パーティション・ポートの制約
2.2.8.4. マルチサイクル･パス x
2.2.8.4.1. 一般的なマルチサイクルのアプリケーション 2.2.8.4.2. マルチサイクルによるリラックスしたセットアップ（set_multicyle_path） 2.2.8.4.3. 位相シフトの説明（-phase）
2.2.8.5. マルチサイクル例外の例 x
2.2.8.5.1. デフォルトのマルチサイクル分析 2.2.8.5.2. End Multicycle Setup = 2およびEnd Multicycle Hold = 0 2.2.8.5.3. End Multicycle Setup = 2およびEnd Multicycle Hold = 1 2.2.8.5.4. デスティネーション・クロックオフセット付きの同じ周波数クロック 2.2.8.5.5. デスティネーション・クロックの周波数がソースクロック周波数の倍数である場合 2.2.8.5.6. デスティネーション・クロックの周波数がオフセットを持つソースクロック周波数の倍数である場合 2.2.8.5.7. ソースクロックの周波数がデスティネーション・クロックの周波数の倍数である場合 2.2.8.5.8. ソースクロックの周波数がオフセットを持つデスティネーション・クロックの周波数の倍数である場合
2.3. Timing AnalyzerのTclコマンド x
2.3.1. quartus_sta実行可能ファイル 2.3.2. コレクション・コマンド
2.3.2. コレクション・コマンド x
2.3.2.1. ワイルドカード文字 2.3.2.2. コレクション・アイテムの追加と削除 2.3.2.3. コレクションのクエリー 2.3.2.4. get_pinsコマンドの使用
1. タイミング解析の概要
2. Timing Analyzerの使用
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

2.6. インテル® Quartus® Prime Timing Analyzerの使用のドキュメントの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeバージョン 変更内容
2019.07.15 19.2.0
  • SmartVIDタイミングモデルの「動作条件の設定」を更新。
  • 「ステップ4：タイミング解析の実行」に動作条件を設定するステップを追加。
  • 「最大スキュー」トピックへの排他パスに関する詳細を追加。
  • エンティティー・バインドSDCファイルを作成するためのGUIステップを「エンティティー・バインドSDCファイルの使用」トピックに追加。
2019.04.15 19.1.0
  • 「タイミング制約の優先順位」トピックのタイプミスを修正。
  • 「最大スキュー」トピックのタイプミスを修正。
  • GUIの最新の変更についての「Viewing Design Assistant Recommendations」を更新。
2018.11.07 18.1.0
  • 「排他的クロックグループ」トピックの説明と図を改善。
2018.09.24 18.1.0
  • 「エンティティー・バインドSDCファイルの使用」トピックを追加。
  • 「エンティティーにバインドされた制約のスコープ設定」トピックを追加。
  • 「エンティティーにバインドされた制約の例」トピックを追加。
  • 「基本的なタイミング解析フロー」セクションを改訂し、順次ステップ構成の追加、ステップの更新、およびサポートスクリーンショットの追加を行い。
  • 「Timing Analyzerの使用」トピックにTiming Analyzerスクリーンショットを追加。
  • このバージョンのソフトウェアのこの機能の制限により、「テキスト・エディターを使用してテンプレートから制約ファイルを作成する」トピックを削除。
  • 「SDC Constraint Creation Summary」のタイトルを「Dual Clock SDC Example」に変更。
  • 「デフォルト設定」のタイトルを「デフォルトのマルチサイクル分析」に変更。
  • 「ブラックボックスポートのSDC（クロックおよび例外）割り当て」を「デザイン・パーティション・ポートの制約」に改名。
  • 「デザインアシスタントの推奨事項の表示」トピックを追加。
2018.05.07 18.0.0
  • スタンドアロンTiming Analyzerユーザーガイドの一部として最初のリリース。
2017.11.27 17.1.0
  • Timing Analyzerを使用したデザインフローの古い図を削除。
  • インテル® Quartus® Prime プロ・エディションコマン付きの「初期解析および合成の実行」トピックを更新ド。
2017.11.06 17.1.0
  • インテル® Stratix® 10サポートのための「Fitterの過剰制約の使用」トピックを更新。
2017.05.08 17.0.0
  • 「Fitterの過剰制約の使用」トピックを追加。
  • 「Clock Domain Crossingレポート」トピックを追加。
2016.10.31 16.1.0
  • Intelのブランド変更を実装。
  • set_input_delay、set_output_delay、remove_input_delay、remove_output_delayで-blackboxオプションのサポートを追加。
2016.05.03 16.0.0 新しいトピック「ブラックボックスポートでのSCDS（クロックと例外）の割り当て」を追加
2015.11.02 15.1.0
  • 表記をQuartus IIからQuartus Primeへ変更。
  • --mode = implement|finalizeを使用して3角および4角解析を実行する説明を追加。
  • 新しいset_operating_conditions UIの説明を追加。
2015.05.04 15.0.0 Arria 10の新しいタイミング・アルゴリズムをサポートするコンテンツを追加および更新。
  • Enhanced Timing Analysis for Arria 10
  • Maximum Skew (set_max_skew command)
  • Net Delay (set_net_delay command)
  • Create Generated Clocks (clock-as-data example)
2014.12.15 14.1.0 大規模な再編成。次のトピックエリアの内容を修正および追加。
  • Timing Constraints
  • Create Clocks and Clock Constraints
  • Creating Generated Clocks
  • Creating Clock Groups
  • Clock Uncertainty
  • Running the Timing Analyzer
  • Generating Timing Reports
  • Understanding Results
  • Constraining and Analyzing with Tcl Commands
2014年8月 14.0a10.0 Arria 10デバイスのコマンドラインコンパイル要件を追加。
2014年6月 14.0.0
  • マイナーな更新。
  • 更新された形式。
2013年11月 13.1.0
  • HardCopyデバイスの情報を削除。
2012年6月 12.0.0
  • 章を再編成。
  • 「 インテル® Quartus® Prime SDCファイルから実行可能なソフトウェア」セクションを追加。
  • マルチサイクル例外セクションを改訂。
2011年11月 11.1.0
  • インテル® Quartus® Prime Timing Analyzerの章のベストプラクティスからの統合コンテンツを統合。
  • 軽微な修正。ドキュメントのテンプレートを更新。
2011年5月 11.0.0
  • フローを改善するために更新。マイナーな編集上の更新。
2010年12月 10.1.0
  • 軽微な修正。ドキュメントのテンプレートを更新。
  • 章全体を改訂および再編成。
  • インテル® Quartus® Prime Helpにリンク。
2010年7月 10.0.0 インテル® Quartus® Prime HelpでのSDCコマンドのコンテンツおよびTiming Analyzer GUIにリンクするように更新。
2009年11月 9.1.0 インテル® Quartus® Primeソフトウェアバージョン9.1用に更新。
  • set_timing_derateとreport_skewコマンドに関する情報を追加。
  • コレクションから項目を追加および削除するコマンドについての情報を追加。
2008年11月 8.1.0 インテル® Quartus® Primeソフトウェアバージョン9.1用に更新。
  • この章全体の表の-appendおよび-file < name >オプションの説明を更新。
  • 8½”×11”チャプターテンプレートを使用してチャプター全体を更新。
  • マイナーな編集上の更新。
関連情報
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