インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

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ID 683243
日付 9/30/2019
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ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. Timing Analyzerの使用 A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. タイミング解析の概要 x
1.1. タイミング解析の基本概念 1.2. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 1.3. タイミング解析の概要ドキュメントの改訂履歴
1.1. タイミング解析の基本概念 x
1.1.1. タイミングパスとクロック解析 1.1.2. 優先セットアップ分析 1.1.3. クロック・ホールド・チェック 1.1.4. リカバリー時間とリムーバル時間 1.1.5. マルチサイクル･パス 1.1.6. 準安定解析 1.1.7. タイミングペシミズム 1.1.8. Clock-As-Data解析 1.1.9. TimeQuestタイミング解析
1.1.1. タイミングパスとクロック解析 x
1.1.1.1. タイミング・ネットリスト 1.1.1.2. タイミングパス 1.1.1.3. データ到着時間とクロック到着時間 1.1.1.4. ローンチ・エッジとラッチ・エッジ
1.1.5. マルチサイクル･パス x
1.1.5.1. マルチサイクル・クロック・ホールド 1.1.5.2. マルチサイクル・クロック・セットアップ
2. Timing Analyzerの使用 x
2.1. 基本的なタイミング解析フロー 2.2. タイミングの制約の使用 2.3. Timing AnalyzerのTclコマンド 2.4. インポートされたコンパイル結果のタイミング分析 2.5. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 2.6. インテル® Quartus® Prime Timing Analyzerの使用のドキュメントの改訂履歴
2.1. 基本的なタイミング解析フロー x
2.1.1. ステップ1：プロジェクトを開いてFitterを実行する 2.1.2. ステップ2：タイミング制約を指定する 2.1.3. ステップ3：一般的なTiming Analyzer設定を指定する 2.1.4. ステップ4：タイミング解析を実行する 2.1.5. ステップ5:タイミング解析結果を分析する
2.1.4. ステップ4：タイミング解析を実行する x
2.1.4.1. 動作条件の設定
2.1.5. ステップ5:タイミング解析結果を分析する x
2.1.5.1. タイミング・レポート・ファイル 2.1.5.2. Fmax Summaryレポート 2.1.5.3. Report Timingコマンド 2.1.5.4. Report CDC Viewerコマンド 2.1.5.5. CDCビューアーコマンドのレポート 2.1.5.6. 制約をタイミングレポートに関連付ける 2.1.5.7. Timing AnalyzerからDesign Assistantを実行 2.1.5.8. 他のツールでのタイミングパスの特定
2.2. タイミングの制約の使用 x
2.2.1. 推奨される初期SDC制約 2.2.2. SDCファイルの優先順位 2.2.3. 反復制約修正 2.2.4. エンティティー・バインドSDCファイルの使用 2.2.5. クロックの作成およびクロック制約 2.2.6. I/O制約の作成 2.2.7. 遅延およびスキュー制約の作成 2.2.8. 入力タイミング例外 2.2.9. フィッターの過剰制約の使用 2.2.10. 回路例とSDCファイル
2.2.1. 推奨される初期SDC制約 x
2.2.1.1. Create Clock画面 2.2.1.2. PLLクロックの導出（derive_pll_clocks） 2.2.1.3. クロック不確実性の導出（derive_clock_uncertainty） 2.2.1.4. クロックグループの設定（set_clock_groups）
2.2.4. エンティティー・バインドSDCファイルの使用 x
2.2.4.1. エンティティーにバインドされた制約スコープ 2.2.4.2. エンティティーにバインドされた制約の例
2.2.5. クロックの作成およびクロック制約 x
2.2.5.1. ベースクロックの作成 2.2.5.2. 仮想クロックの作成 2.2.5.3. 生成されたクロックの作成（create_generated_clock） 2.2.5.4. カスケード接続されたPLLクロック 2.2.5.5. クロックグループの作成（set_clock_groups） 2.2.5.6. クロック作用特性の制約
2.2.5.1. ベースクロックの作成 x
2.2.5.1.1. 自動クロック検出および制約作成
2.2.5.2. 仮想クロックの作成 x
2.2.5.2.1. I/Oインターフェイスの不確実性の指定 2.2.5.2.2. I/Oインターフェイス・クロックの不確かさの例
2.2.5.3. 生成されたクロックの作成（create_generated_clock） x
2.2.5.3.1. クロック分・ディバイダーの例（-divide_by） 2.2.5.3.2. クロック・ジッターの例
2.2.5.5. クロックグループの作成（set_clock_groups） x
2.2.5.5.1. 排他的クロックグループ（-exclusive） 2.2.5.5.2. 非同期クロックグループ（-asynchronous） 2.2.5.5.3. set_clock_groups制約のヒント
2.2.5.6. クロック作用特性の制約 x
2.2.5.6.1. クロック遅延の設定（set_clock_latency） 2.2.5.6.2. クロック不確実性
2.2.6. I/O制約の作成 x
2.2.6.1. 入力制約（set_input_delay） 2.2.6.2. 出力制約（set_output_delay）
2.2.7. 遅延およびスキュー制約の作成 x
2.2.7.1. 高度なI/Oタイミングとボード・トレース・モデルの遅延 2.2.7.2. 最大スキュー（set_max_skew） 2.2.7.3. ネット遅延（set_net_delay） 2.2.7.4. タイミング・ネットリストの作成
2.2.8. 入力タイミング例外 x
2.2.8.1. タイミング例外の優先順位 2.2.8.2. フォルス・パス（set_false_path） 2.2.8.3. 最小および最大遅延 2.2.8.4. マルチサイクル･パス 2.2.8.5. マルチサイクル例外の例 2.2.8.6. 遅延注釈の強制 2.2.8.7. デザイン・パーティション・ポートの制約
2.2.8.4. マルチサイクル･パス x
2.2.8.4.1. 一般的なマルチサイクルのアプリケーション 2.2.8.4.2. マルチサイクルによるリラックスしたセットアップ（set_multicyle_path） 2.2.8.4.3. 位相シフトの説明（-phase）
2.2.8.5. マルチサイクル例外の例 x
2.2.8.5.1. デフォルトのマルチサイクル分析 2.2.8.5.2. End Multicycle Setup = 2およびEnd Multicycle Hold = 0 2.2.8.5.3. End Multicycle Setup = 2およびEnd Multicycle Hold = 1 2.2.8.5.4. デスティネーション・クロックオフセット付きの同じ周波数クロック 2.2.8.5.5. デスティネーション・クロックの周波数がソースクロック周波数の倍数である場合 2.2.8.5.6. デスティネーション・クロックの周波数がオフセットを持つソースクロック周波数の倍数である場合 2.2.8.5.7. ソースクロックの周波数がデスティネーション・クロックの周波数の倍数である場合 2.2.8.5.8. ソースクロックの周波数がオフセットを持つデスティネーション・クロックの周波数の倍数である場合
2.3. Timing AnalyzerのTclコマンド x
2.3.1. quartus_sta実行可能ファイル 2.3.2. コレクション・コマンド
2.3.2. コレクション・コマンド x
2.3.2.1. ワイルドカード文字 2.3.2.2. コレクション・アイテムの追加と削除 2.3.2.3. コレクションのクエリー 2.3.2.4. get_pinsコマンドの使用
1. タイミング解析の概要
2. Timing Analyzerの使用
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

2.2.4. エンティティー・バインドSDCファイルの使用

インテル® Quartus® Prime プロ・エディション Timing Analyzerは、Synopsys Design Constraints（ .sdc ）ファイルのプロジェクト内の特定のデザイン・エンティティー（モジュール）への割り当てをサポートします。

通常、.sdcファイルで指定するタイミング制約は、特定のデザイン・エンティティーではなく、プロジェクト全体に適用されます。ただし、PropertiesダイアログボックスまたはSDC_ENTITY_FILE割り当てを使用して、.sdcファイルをデザイン・エンティティーにバインドできます。エンティティー・バインド制約により、タイミング制約をより正確に指定でき、デザインブロックまたはIPでタイミング制約を移植できます。

  • タイミング制約の移植性—割り当てられたエンティティーを含むすべてのデザイン・パーティションには、エンティティーにバインドされた.sdc制約が自動的に含まれます。オプションで、Include entity-bound SDC files （--include_sdc_entity_in_partition）オプションを使用してエクスポートするパーティションで、これらの制約のエクスポートを指定できます。これにより、合成済みまたは最終的なデザインブロック、またはタイミング制約付きのIPパッケージをハンドオフできます。
  • タイミング制約の精度—グローバルではなく特定のエンティティーにのみタイミング制約を適用し、制約の入力を簡素化します。この方法は、特にワイルドカード（*）タイミング制約を使用する場合に、意図する以上に適用されるグローバル制約の意図しない副作用を回避します。デフォルトでは、エンティティーにバインドされた.sdc制約は、プロジェクト内の割り当てられたエンティティーのすべてのインスタンスに自動的に適用されます。または、デフォルトですべての制約をグローバルに適用し、エンティティーにバインドされた制約スコープで説明されるようにget_current_instanceコマンドを使用して、現在のエンティティーのみを対象とする制約を選択できます。
  • 注: すべて インテル® Stratix® 10 FPGA IPコアは、エンティティー・バインドの.sdc制約を自動的に使用します。

バインドされたエンティティー.sdcファイルを作成または変更するには、次の手順に従います。

  1. .sdcファイルを作成し、Project > Add/Remove files in projectファイルをクリックして、 .sdcファイルを追加します。 .sdcファイルがFilesリストに表示されます。
  2. Filesリストで、.sdcファイルを選択し、Propertiesボタンをクリックします。
  3. TypeでSynopsys Design Constraints File with entity bindingを選択します。
    図 53. エンティティーの再バインド
  4. Entityで、.sdcにバインドするエンティティーを選択します。
  5. OKをクリックします。

または、次の割り当てを.qsfに追加して、指定したエンティティーを指定した.sdcファイルにバインドします。

QSF割り当て構文： 

set_instance_assignment -entity <entity_name> -name \
    SDC_ENTITY_FILE <sdc_file_name> -no_sdc_promotion –no_auto_inst_discovery

SDC_ENTITY_FILEコマンドには、次のオプションが適用されます。

  • -no_sdc_promotion –no_auto_inst_discovery—制約スコープをオフにします。 Timing Analyzerは各エンティティーの.sdcファイルを1回読み取り、コレクション・フィルターは変更しません。get_current_instanceは空の文字列を返します。
  • -no_sdc_promotion—手動プロモーションをオンにします。Timing Analyzerは、バインドされたインスタンスごとにエンティティーの.sdcファイルを1回読み出し、get_current_instanceは値を返します。Timing Analyzerは、コレクション・フィルターを変更しません。
  • オプションなし—自動制約スコープをイネーブルします。 Timing Analyzerは、バインドされたインスタンスごとにエンティティー.sdcファイルを1回読み出し、get_current_instanceは値を返します。コレクション・フィルター（クロックおよび最上位ポートフィルターを除く）には、現在のインスタンスの階層パス（つまり、get_current_instanceの戻り値）が付加されます。
レベル 2 の表題