インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

ダウンロード PDF
ID 683243
日付 9/30/2019
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. Timing Analyzerの使用 A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. タイミング解析の概要 x
1.1. タイミング解析の基本概念 1.2. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 1.3. タイミング解析の概要ドキュメントの改訂履歴
1.1. タイミング解析の基本概念 x
1.1.1. タイミングパスとクロック解析 1.1.2. 優先セットアップ分析 1.1.3. クロック・ホールド・チェック 1.1.4. リカバリー時間とリムーバル時間 1.1.5. マルチサイクル･パス 1.1.6. 準安定解析 1.1.7. タイミングペシミズム 1.1.8. Clock-As-Data解析 1.1.9. TimeQuestタイミング解析
1.1.1. タイミングパスとクロック解析 x
1.1.1.1. タイミング・ネットリスト 1.1.1.2. タイミングパス 1.1.1.3. データ到着時間とクロック到着時間 1.1.1.4. ローンチ・エッジとラッチ・エッジ
1.1.5. マルチサイクル･パス x
1.1.5.1. マルチサイクル・クロック・ホールド 1.1.5.2. マルチサイクル・クロック・セットアップ
2. Timing Analyzerの使用 x
2.1. 基本的なタイミング解析フロー 2.2. タイミングの制約の使用 2.3. Timing AnalyzerのTclコマンド 2.4. インポートされたコンパイル結果のタイミング分析 2.5. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 2.6. インテル® Quartus® Prime Timing Analyzerの使用のドキュメントの改訂履歴
2.1. 基本的なタイミング解析フロー x
2.1.1. ステップ1：プロジェクトを開いてFitterを実行する 2.1.2. ステップ2：タイミング制約を指定する 2.1.3. ステップ3：一般的なTiming Analyzer設定を指定する 2.1.4. ステップ4：タイミング解析を実行する 2.1.5. ステップ5:タイミング解析結果を分析する
2.1.4. ステップ4：タイミング解析を実行する x
2.1.4.1. 動作条件の設定
2.1.5. ステップ5:タイミング解析結果を分析する x
2.1.5.1. タイミング・レポート・ファイル 2.1.5.2. Fmax Summaryレポート 2.1.5.3. Report Timingコマンド 2.1.5.4. Report CDC Viewerコマンド 2.1.5.5. CDCビューアーコマンドのレポート 2.1.5.6. 制約をタイミングレポートに関連付ける 2.1.5.7. Timing AnalyzerからDesign Assistantを実行 2.1.5.8. 他のツールでのタイミングパスの特定
2.2. タイミングの制約の使用 x
2.2.1. 推奨される初期SDC制約 2.2.2. SDCファイルの優先順位 2.2.3. 反復制約修正 2.2.4. エンティティー・バインドSDCファイルの使用 2.2.5. クロックの作成およびクロック制約 2.2.6. I/O制約の作成 2.2.7. 遅延およびスキュー制約の作成 2.2.8. 入力タイミング例外 2.2.9. フィッターの過剰制約の使用 2.2.10. 回路例とSDCファイル
2.2.1. 推奨される初期SDC制約 x
2.2.1.1. Create Clock画面 2.2.1.2. PLLクロックの導出（derive_pll_clocks） 2.2.1.3. クロック不確実性の導出（derive_clock_uncertainty） 2.2.1.4. クロックグループの設定（set_clock_groups）
2.2.4. エンティティー・バインドSDCファイルの使用 x
2.2.4.1. エンティティーにバインドされた制約スコープ 2.2.4.2. エンティティーにバインドされた制約の例
2.2.5. クロックの作成およびクロック制約 x
2.2.5.1. ベースクロックの作成 2.2.5.2. 仮想クロックの作成 2.2.5.3. 生成されたクロックの作成（create_generated_clock） 2.2.5.4. カスケード接続されたPLLクロック 2.2.5.5. クロックグループの作成（set_clock_groups） 2.2.5.6. クロック作用特性の制約
2.2.5.1. ベースクロックの作成 x
2.2.5.1.1. 自動クロック検出および制約作成
2.2.5.2. 仮想クロックの作成 x
2.2.5.2.1. I/Oインターフェイスの不確実性の指定 2.2.5.2.2. I/Oインターフェイス・クロックの不確かさの例
2.2.5.3. 生成されたクロックの作成（create_generated_clock） x
2.2.5.3.1. クロック分・ディバイダーの例（-divide_by） 2.2.5.3.2. クロック・ジッターの例
2.2.5.5. クロックグループの作成（set_clock_groups） x
2.2.5.5.1. 排他的クロックグループ（-exclusive） 2.2.5.5.2. 非同期クロックグループ（-asynchronous） 2.2.5.5.3. set_clock_groups制約のヒント
2.2.5.6. クロック作用特性の制約 x
2.2.5.6.1. クロック遅延の設定（set_clock_latency） 2.2.5.6.2. クロック不確実性
2.2.6. I/O制約の作成 x
2.2.6.1. 入力制約（set_input_delay） 2.2.6.2. 出力制約（set_output_delay）
2.2.7. 遅延およびスキュー制約の作成 x
2.2.7.1. 高度なI/Oタイミングとボード・トレース・モデルの遅延 2.2.7.2. 最大スキュー（set_max_skew） 2.2.7.3. ネット遅延（set_net_delay） 2.2.7.4. タイミング・ネットリストの作成
2.2.8. 入力タイミング例外 x
2.2.8.1. タイミング例外の優先順位 2.2.8.2. フォルス・パス（set_false_path） 2.2.8.3. 最小および最大遅延 2.2.8.4. マルチサイクル･パス 2.2.8.5. マルチサイクル例外の例 2.2.8.6. 遅延注釈の強制 2.2.8.7. デザイン・パーティション・ポートの制約
2.2.8.4. マルチサイクル･パス x
2.2.8.4.1. 一般的なマルチサイクルのアプリケーション 2.2.8.4.2. マルチサイクルによるリラックスしたセットアップ（set_multicyle_path） 2.2.8.4.3. 位相シフトの説明（-phase）
2.2.8.5. マルチサイクル例外の例 x
2.2.8.5.1. デフォルトのマルチサイクル分析 2.2.8.5.2. End Multicycle Setup = 2およびEnd Multicycle Hold = 0 2.2.8.5.3. End Multicycle Setup = 2およびEnd Multicycle Hold = 1 2.2.8.5.4. デスティネーション・クロックオフセット付きの同じ周波数クロック 2.2.8.5.5. デスティネーション・クロックの周波数がソースクロック周波数の倍数である場合 2.2.8.5.6. デスティネーション・クロックの周波数がオフセットを持つソースクロック周波数の倍数である場合 2.2.8.5.7. ソースクロックの周波数がデスティネーション・クロックの周波数の倍数である場合 2.2.8.5.8. ソースクロックの周波数がオフセットを持つデスティネーション・クロックの周波数の倍数である場合
2.3. Timing AnalyzerのTclコマンド x
2.3.1. quartus_sta実行可能ファイル 2.3.2. コレクション・コマンド
2.3.2. コレクション・コマンド x
2.3.2.1. ワイルドカード文字 2.3.2.2. コレクション・アイテムの追加と削除 2.3.2.3. コレクションのクエリー 2.3.2.4. get_pinsコマンドの使用
1. タイミング解析の概要
2. Timing Analyzerの使用
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

2.2.5.6.2. クロック不確実性

デフォルトでは、Timing Analyzerは理想的で完全なエッジを持つクロックを作成します。ジッターなどのクロックレベルの影響を模倣するために、これらのクロックエッジに不確実性を追加できます。 Timing Analyzerは適切なセットアップを自動的に計算し、不確実性を保持し、.sdcファイルにderive_clock_uncertaintyコマンドを含めない場合でも、それらの不確実性をデザインのすべてのクロック転送に適用します。セットアップとホールドの不確実性は、デザインを正しく制約するための重要な部分です。

Timing Analyzerは、適用可能な各パスのデータ所要時間からセットアップの不確実性を差し引き、適用可能な各パスのデータ所要時間にホールドの不確実性を追加します。これにより、セットアップがわずかに削減され、各パスのスラックが保持されます。

Timing Analyzerは、クロック間転送の3つのタイプ（クロック内転送、クロック間転送、I/Oインターフェイス・クロック転送）の不確実性クロックの影響を考慮します。

  • デバイス内でレジスター間転送が行われ、ソースおよびデスティネーション・クロックが同じPLL出力ピンまたはクロックポートから来ると、クロック内転送が発生します。
  • クロック間転送は、デバイスのコアでレジスター間転送が行われ、ソースクロックとデスティネーション・クロックが異なるPLL出力ピンまたはクロックポートから送信されるときに発生します。
  • I/Oインターフェイスのクロック転送は、データがI/Oポートからデバイスのコアに、またはデバイスのコアからI/Oポートに転送されるときに発生します。

クロックの不確実性を手動で指定するには、set_clock_uncertaintyコマンドを使用します。セットアップとホールドの不確実性を個別に指定できます。クロックの立ち上がりと立ち下がりの遷移に個別の値を指定することもできます。derive_clock_uncertaintyコマンドが自動的に適用する値をオーバーライドできます。

derived_clock_uncertaintyコマンドは、PLLへの入力のクロックジッターがターゲットデバイスのPLLの入力ジッター仕様内にある場合、PLLクロックジッターを考慮します。 PLLの入力クロックジッターが仕様を超える場合、set_clock_uncertainty -addコマンドで過剰なジッターを考慮して、PLL出力クロックに不確実性を追加します。ジッターの仕様については、デバイスのデバイスハンドブックを参照してください。

また、set_clock_uncertainty -addを使用して、ジッターがデバイスのジッター仕様を超えたときにボードからのピークツーピークジッターを考慮することもできます。この場合、ジッター値の1/2に等しいセットアップとホールドの両方に不確実性を追加します。 

set_clock_uncertainty –setup –to <clock name>  \ 
 -setup –add <p2p jitter/2>
set_clock_uncertainty –hold –enable_same_physical_edge –to <clock name> \
 –add <p2p jitter/2>

Timing Analyzerがderive_clock_uncertaintyおよびset_clock_uncertaintyの値を適用する方法には、.sdcファイル内のコマンドとオプションの順序に依存する複雑な優先ルールのセットがあります。以下のヘルプトピックには、これらのルールの完全な説明が含まれています。次の推奨事項に従うと、これらの優先順位ルールを実装するのが簡単になります。

  • クロック転送に独自のクロックの不確かさの値を割り当てるには、.sdcファイルのderive_clock_uncertaintyコマンドの後にset_clock_uncertainty例外を配置します。
  • set_clock_uncertaintyに-addオプションを使用する場合、指定する値はderive_clock_uncertaintyの値に加算されます。-addを指定しない場合、指定した値がderive_clock_uncertaintyの値を置き換えます。
関連情報
レベル 2 の表題