インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

ID 683243
日付 9/30/2019
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ドキュメント目次

2.2.8.7. デザイン・パーティション・ポートの制約

クロック定義とSDC例外を割り当てて、パーティション・ポートをデザインできます。ブロックベースのデザインおよびパーシャル・リコンフィギュレーションのデザインフローでは、デザイン・パーティションを使用する必要があります。

Compilerは、タイミング・ネットリストのデザイン・パーティション・ポートを、Compilerが最適化できない永続的な名前を持つ組み合わせノードとして表します。これらのポートは、SDC制約のクロックソースまたはスルーポイントとして安全に参照できます。report_pathコマンドで-toおよび-fromポイントとしてデザイン・パーティション・ポート名を使用することもできます。

partition_aのポートの名前がclk_divideの場合、SDC制約は次のとおりです。

create_generated_clock –source clock -divide_by 2 \
     top|partition_a|clk_divide

partition_b上の一連のポートの名前がdata_input [0..7]の場合 、SDC制約は次のとおりです。

set_multicycle_path –from top|partition_a|data_reg* \
     -through top|partition_b|data_input* 2

複数の-through句を使用できます。これにより、あるデザイン・パーティションの出力ポートと、別のダウンストリームデザイン・パーティションの入力ポートを通るパスを指定できます。

パーティション・ポートに制約を追加するには:

  1. デザイン・パーティションを含むデザインでAnalysis&Synthesisを実行するか、完全なコンパイルを実行します。
  2. 対象のパーティション・ポートを開いて見つけるには、Tools > Netlist Viewers > RTL Viewerをクリックします。
  3. RTL Viewerと同じ名前を使用して、プロジェクトの.sdcファイルにクロックおよびその他のSDC制約を追加します。ワイルドカードを使用して、複数のポートを参照できます。
  4. デザインを再コンパイルして、新しい定義と制約を適用します。

    この手法は、ブロックベースのフローとPRフローのほかに、FPGAを使用したASICのエミュレーションにも役立ちます。このタイプのデザインでは、クロック・ネットワークは多くの場合、パーティションの複数の階層にまたがっています。Intel FPGAでこの回路を簡単にエミュレートできないため、通常、設計者はネットリストからクロック分周回路を削除します。このようなクロックネットワークの場合、この手法を使用すると、回路が削除されている場所で異なるバージョンのクロック信号を定義できます。

    パーティションを戦略的にデザインおよび配置してから、これらのパーティションに適切なポートを定義する必要があります。ポートとパーティションが、特別な回路を含むクロックネットワークの一部と一致することを確認してください。エミュレートされたASICネットリストを手動で編集して、適切なクロック定義とクロック関係に注釈を付けることができます。また、パス上の任意の位置に制約付きタイミングまたは定義されたクロックソースが必要なプロジェクトで、この手法を使用できます。