インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

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ID 683243
日付 9/30/2019
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ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. Timing Analyzerの使用 A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. タイミング解析の概要 x
1.1. タイミング解析の基本概念 1.2. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 1.3. タイミング解析の概要ドキュメントの改訂履歴
1.1. タイミング解析の基本概念 x
1.1.1. タイミングパスとクロック解析 1.1.2. 優先セットアップ分析 1.1.3. クロック・ホールド・チェック 1.1.4. リカバリー時間とリムーバル時間 1.1.5. マルチサイクル･パス 1.1.6. 準安定解析 1.1.7. タイミングペシミズム 1.1.8. Clock-As-Data解析 1.1.9. TimeQuestタイミング解析
1.1.1. タイミングパスとクロック解析 x
1.1.1.1. タイミング・ネットリスト 1.1.1.2. タイミングパス 1.1.1.3. データ到着時間とクロック到着時間 1.1.1.4. ローンチ・エッジとラッチ・エッジ
1.1.5. マルチサイクル･パス x
1.1.5.1. マルチサイクル・クロック・ホールド 1.1.5.2. マルチサイクル・クロック・セットアップ
2. Timing Analyzerの使用 x
2.1. 基本的なタイミング解析フロー 2.2. タイミングの制約の使用 2.3. Timing AnalyzerのTclコマンド 2.4. インポートされたコンパイル結果のタイミング分析 2.5. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 2.6. インテル® Quartus® Prime Timing Analyzerの使用のドキュメントの改訂履歴
2.1. 基本的なタイミング解析フロー x
2.1.1. ステップ1：プロジェクトを開いてFitterを実行する 2.1.2. ステップ2：タイミング制約を指定する 2.1.3. ステップ3：一般的なTiming Analyzer設定を指定する 2.1.4. ステップ4：タイミング解析を実行する 2.1.5. ステップ5:タイミング解析結果を分析する
2.1.4. ステップ4：タイミング解析を実行する x
2.1.4.1. 動作条件の設定
2.1.5. ステップ5:タイミング解析結果を分析する x
2.1.5.1. タイミング・レポート・ファイル 2.1.5.2. Fmax Summaryレポート 2.1.5.3. Report Timingコマンド 2.1.5.4. Report CDC Viewerコマンド 2.1.5.5. CDCビューアーコマンドのレポート 2.1.5.6. 制約をタイミングレポートに関連付ける 2.1.5.7. Timing AnalyzerからDesign Assistantを実行 2.1.5.8. 他のツールでのタイミングパスの特定
2.2. タイミングの制約の使用 x
2.2.1. 推奨される初期SDC制約 2.2.2. SDCファイルの優先順位 2.2.3. 反復制約修正 2.2.4. エンティティー・バインドSDCファイルの使用 2.2.5. クロックの作成およびクロック制約 2.2.6. I/O制約の作成 2.2.7. 遅延およびスキュー制約の作成 2.2.8. 入力タイミング例外 2.2.9. フィッターの過剰制約の使用 2.2.10. 回路例とSDCファイル
2.2.1. 推奨される初期SDC制約 x
2.2.1.1. Create Clock画面 2.2.1.2. PLLクロックの導出（derive_pll_clocks） 2.2.1.3. クロック不確実性の導出（derive_clock_uncertainty） 2.2.1.4. クロックグループの設定（set_clock_groups）
2.2.4. エンティティー・バインドSDCファイルの使用 x
2.2.4.1. エンティティーにバインドされた制約スコープ 2.2.4.2. エンティティーにバインドされた制約の例
2.2.5. クロックの作成およびクロック制約 x
2.2.5.1. ベースクロックの作成 2.2.5.2. 仮想クロックの作成 2.2.5.3. 生成されたクロックの作成（create_generated_clock） 2.2.5.4. カスケード接続されたPLLクロック 2.2.5.5. クロックグループの作成（set_clock_groups） 2.2.5.6. クロック作用特性の制約
2.2.5.1. ベースクロックの作成 x
2.2.5.1.1. 自動クロック検出および制約作成
2.2.5.2. 仮想クロックの作成 x
2.2.5.2.1. I/Oインターフェイスの不確実性の指定 2.2.5.2.2. I/Oインターフェイス・クロックの不確かさの例
2.2.5.3. 生成されたクロックの作成（create_generated_clock） x
2.2.5.3.1. クロック分・ディバイダーの例（-divide_by） 2.2.5.3.2. クロック・ジッターの例
2.2.5.5. クロックグループの作成（set_clock_groups） x
2.2.5.5.1. 排他的クロックグループ（-exclusive） 2.2.5.5.2. 非同期クロックグループ（-asynchronous） 2.2.5.5.3. set_clock_groups制約のヒント
2.2.5.6. クロック作用特性の制約 x
2.2.5.6.1. クロック遅延の設定（set_clock_latency） 2.2.5.6.2. クロック不確実性
2.2.6. I/O制約の作成 x
2.2.6.1. 入力制約（set_input_delay） 2.2.6.2. 出力制約（set_output_delay）
2.2.7. 遅延およびスキュー制約の作成 x
2.2.7.1. 高度なI/Oタイミングとボード・トレース・モデルの遅延 2.2.7.2. 最大スキュー（set_max_skew） 2.2.7.3. ネット遅延（set_net_delay） 2.2.7.4. タイミング・ネットリストの作成
2.2.8. 入力タイミング例外 x
2.2.8.1. タイミング例外の優先順位 2.2.8.2. フォルス・パス（set_false_path） 2.2.8.3. 最小および最大遅延 2.2.8.4. マルチサイクル･パス 2.2.8.5. マルチサイクル例外の例 2.2.8.6. 遅延注釈の強制 2.2.8.7. デザイン・パーティション・ポートの制約
2.2.8.4. マルチサイクル･パス x
2.2.8.4.1. 一般的なマルチサイクルのアプリケーション 2.2.8.4.2. マルチサイクルによるリラックスしたセットアップ（set_multicyle_path） 2.2.8.4.3. 位相シフトの説明（-phase）
2.2.8.5. マルチサイクル例外の例 x
2.2.8.5.1. デフォルトのマルチサイクル分析 2.2.8.5.2. End Multicycle Setup = 2およびEnd Multicycle Hold = 0 2.2.8.5.3. End Multicycle Setup = 2およびEnd Multicycle Hold = 1 2.2.8.5.4. デスティネーション・クロックオフセット付きの同じ周波数クロック 2.2.8.5.5. デスティネーション・クロックの周波数がソースクロック周波数の倍数である場合 2.2.8.5.6. デスティネーション・クロックの周波数がオフセットを持つソースクロック周波数の倍数である場合 2.2.8.5.7. ソースクロックの周波数がデスティネーション・クロックの周波数の倍数である場合 2.2.8.5.8. ソースクロックの周波数がオフセットを持つデスティネーション・クロックの周波数の倍数である場合
2.3. Timing AnalyzerのTclコマンド x
2.3.1. quartus_sta実行可能ファイル 2.3.2. コレクション・コマンド
2.3.2. コレクション・コマンド x
2.3.2.1. ワイルドカード文字 2.3.2.2. コレクション・アイテムの追加と削除 2.3.2.3. コレクションのクエリー 2.3.2.4. get_pinsコマンドの使用
1. タイミング解析の概要
2. Timing Analyzerの使用
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

2.2.7.2. 最大スキュー（set_max_skew）

Set Max Skew （set_max_skew）制約は、指定したレジスターまたはポートのセット間の最大許容スキューを指定します。複数のパスにわたってスキューを制約するには、単一のset_max_skew制約内でそのようなすべてのパスを制約する必要があります。 
set_max_skew -from_clock {clock} -to_clock {*} -from foo -to blat 2

set_max_delay、set_min_delay、およびset_multicycle_path制約は、set_max_skewタイミング制約に影響しません。ただし、set_false_pathおよびset_clock_groups制約はset_max_skew制約に影響します。

Timing Analyzerは、誤ったパスでカットされたパスのスキューを分析せず、クロックが相互に排他的である場合、2つのパスのスキューを比較しません。ただし、Timing Analyzerは、クロックが非同期のスキューパスを分析します。

表 20.  set_max_skewオプション
引数 内容
-h | -help ショート・ヘルプ。
-long_help 使用例と可能な戻り値を提供するロング・ヘルプ。
-fall_from_clock <names> 有効なソースクロック（Tclは文字列パターンに一致する）。解析では、クロックの立ち下がりエッジからのパスのみが考慮されます。
-fall_to_clock <names> 有効な宛先クロック（Tclは文字列パターンに一致する）。解析では、クロックの立ち下がりエッジからのパスのみが考慮されます。
-from <names> 1 有効なソース（Tclは文字列パターンに一致する）。
-from_clock <names> 有効なソースクロック（Tclは文字列パターンに一致する）。
-get_skew_value_from_clock_period <src_clock_period|dst_clock_period|min_clock_period> スキュー制約をクロック周期の倍数として解釈するオプション。
-rise_from_clock <names> 有効なソースクロック（Tclは文字列パターンに一致する）。分析では、クロックの立ち上がりエッジからのパスのみが考慮されます。
-rise_to_clock <names> 有効な宛先クロック（Tclは文字列パターンに一致する）。解析では、クロックの立ち上がりエッジへのパスのみが考慮されます。
-skew_value_multiplier <multiplier> スキュー要件を計算するためにクロック周期を乗算する値。
-to <names> 1 有効な宛先（Tclは文字列パターンに一致する）
-to_clock <names> 有効な宛先クロック（Tclは文字列パターンに一致する）。
<skew> 必要なスキューの値。

クロック間に最大スキュー制約を適用すると、指定したクロック（-fromオプションで）で駆動されるすべてのレジスターまたはポートから、指定したクロック（-toオプションで）で駆動するすべてのレジスターまたはポートに制約が適用されます。

-includeおよび-excludeオプションを使用して、次の1つ以上を含めたり除外したりします；レジスター・マイクロ・パラメーター（utsu、uth、utco）、クロック到着時間（ from_clock 、 to_clock ）、クロックの不確実性（ clock_uncertainty ）、共通クロックパスの悲観的削除（ ccpp ）、入力および出力遅延（ input_delay 、 output_delay ）およびオンダイ・バリエーション（ odv ）。

最大スキュー解析には、データの到着時間、クロックの到着時間、レジスターのマイクロ・パラメーター、クロックの不確実性、ダイ上のばらつき、ccppの除去が含まれます。これらのうち、デフォルトでは、フィッター中にccppの削除のみが無効になります。 -includeを使用すると、デフォルトの分析には包含リストに含まれるものが含まれます。同様に、 -excludeを使用すると、デフォルトの分析では除外リストにあるものが除外されます。 -includeオプションと-excludeオプションの両方で同じパラメーターを指定すると、そのパラメーターは除外されます。

-get_skew_value_from_clock_periodを使用して、スキューを起動クロック周期またはラッチクロック周期の倍数、または2つのうち小さい方の周期として設定します。このオプションを使用する場合、 -skew_value_multiplierを設定します。位置スキューオプションは設定できません。複数のクロックがスキューパスのセットをクロックする場合、Timing Analyzerは最小周期のクロックを使用してスキュー制約を計算します。

Report Max Skew（ report_max_skew ）をクリックして、最大スキュー分析を表示します。 2つ以上のパス間でスキューが発生するため、-from/-from_clockおよび-to/-to_clockフィルターが2パス未満を満たす場合、結果は表示されません。

関連情報
1 -fromおよび-toオプションの有効な値は、デザイン内のクロック、レジスター、ポート、ピン、セルまたはパーティションのコレクションです。
レベル 2 の表題