インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

ID 683243
日付 9/30/2019
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ドキュメント目次

2.2.8.5.7. ソースクロックの周波数がデスティネーション・クロックの周波数の倍数である場合

この例では、5 nsのソースクロック周波数値は、10 nsのデスティネーション・クロック周波数の整数倍です。 PLLが両方のクロックを生成し、異なる逓倍係数と分周係数を使用する場合、ソースクロック周波数はデスティネーション・クロック周波数の整数倍にすることができます。

次の例では、ソースクロック周波数はデスティネーション・クロック周波数の倍数です。

図 109. ソースクロックの周波数がデスティネーション・クロックの周波数の倍数である場合

次のタイミング図は、Timing Analyzerが実行するデフォルトのセットアップチェック分析を示しています。

図 110. デフォルトのセットアップ・チェック解析
図 111. セットアップ・チェックの計算

セットアップ関係は、エッジ1で起動されたデータはキャプチャーを必要とせず、エッジ2で起動されたデータはキャプチャーを必要とすることを示しています。したがって、セットアップ要件を緩和できます。デフォルトの分析を修正するには、開始マルチサイクル・セットアップ例外2で起動クロックを1クロック周期シフトします。

次のマルチサイクル例外は、この例のデフォルト分析を調整します。

マルチサイクル制約

set_multicycle_path -from [get_clocks clk_src] -to [get_clocks clk_dst] \
     -setup -start 2

次のタイミング図は、この例の推奨セットアップ関係を示しています。

図 112. 優先セットアップ・チェックの分析

次のタイミング図は、マルチサイクル開始設定値2に対してTiming Analyzerが実行するデフォルトのホールドチェック解析を示しています。

図 113. クロック・ホールド・チェック
図 114. ホールドチェック計算

この例では、ホールドチェック2は制限が強すぎます。データは次に10 nsのエッジで起動され、10 nsの現在のラッチエッジでキャプチャーされたデータに対してチェックする必要があります。これはホールドチェック2では発生しません。デフォルトの分析を修正するには、1のマルチサイクル開始ホールド例外を使用します。