インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

ダウンロード PDF
ID 683243
日付 9/30/2019
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. Timing Analyzerの使用 A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. タイミング解析の概要 x
1.1. タイミング解析の基本概念 1.2. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 1.3. タイミング解析の概要ドキュメントの改訂履歴
1.1. タイミング解析の基本概念 x
1.1.1. タイミングパスとクロック解析 1.1.2. 優先セットアップ分析 1.1.3. クロック・ホールド・チェック 1.1.4. リカバリー時間とリムーバル時間 1.1.5. マルチサイクル･パス 1.1.6. 準安定解析 1.1.7. タイミングペシミズム 1.1.8. Clock-As-Data解析 1.1.9. TimeQuestタイミング解析
1.1.1. タイミングパスとクロック解析 x
1.1.1.1. タイミング・ネットリスト 1.1.1.2. タイミングパス 1.1.1.3. データ到着時間とクロック到着時間 1.1.1.4. ローンチ・エッジとラッチ・エッジ
1.1.5. マルチサイクル･パス x
1.1.5.1. マルチサイクル・クロック・ホールド 1.1.5.2. マルチサイクル・クロック・セットアップ
2. Timing Analyzerの使用 x
2.1. 基本的なタイミング解析フロー 2.2. タイミングの制約の使用 2.3. Timing AnalyzerのTclコマンド 2.4. インポートされたコンパイル結果のタイミング分析 2.5. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 2.6. インテル® Quartus® Prime Timing Analyzerの使用のドキュメントの改訂履歴
2.1. 基本的なタイミング解析フロー x
2.1.1. ステップ1：プロジェクトを開いてFitterを実行する 2.1.2. ステップ2：タイミング制約を指定する 2.1.3. ステップ3：一般的なTiming Analyzer設定を指定する 2.1.4. ステップ4：タイミング解析を実行する 2.1.5. ステップ5:タイミング解析結果を分析する
2.1.4. ステップ4：タイミング解析を実行する x
2.1.4.1. 動作条件の設定
2.1.5. ステップ5:タイミング解析結果を分析する x
2.1.5.1. タイミング・レポート・ファイル 2.1.5.2. Fmax Summaryレポート 2.1.5.3. Report Timingコマンド 2.1.5.4. Report CDC Viewerコマンド 2.1.5.5. CDCビューアーコマンドのレポート 2.1.5.6. 制約をタイミングレポートに関連付ける 2.1.5.7. Timing AnalyzerからDesign Assistantを実行 2.1.5.8. 他のツールでのタイミングパスの特定
2.2. タイミングの制約の使用 x
2.2.1. 推奨される初期SDC制約 2.2.2. SDCファイルの優先順位 2.2.3. 反復制約修正 2.2.4. エンティティー・バインドSDCファイルの使用 2.2.5. クロックの作成およびクロック制約 2.2.6. I/O制約の作成 2.2.7. 遅延およびスキュー制約の作成 2.2.8. 入力タイミング例外 2.2.9. フィッターの過剰制約の使用 2.2.10. 回路例とSDCファイル
2.2.1. 推奨される初期SDC制約 x
2.2.1.1. Create Clock画面 2.2.1.2. PLLクロックの導出（derive_pll_clocks） 2.2.1.3. クロック不確実性の導出（derive_clock_uncertainty） 2.2.1.4. クロックグループの設定（set_clock_groups）
2.2.4. エンティティー・バインドSDCファイルの使用 x
2.2.4.1. エンティティーにバインドされた制約スコープ 2.2.4.2. エンティティーにバインドされた制約の例
2.2.5. クロックの作成およびクロック制約 x
2.2.5.1. ベースクロックの作成 2.2.5.2. 仮想クロックの作成 2.2.5.3. 生成されたクロックの作成（create_generated_clock） 2.2.5.4. カスケード接続されたPLLクロック 2.2.5.5. クロックグループの作成（set_clock_groups） 2.2.5.6. クロック作用特性の制約
2.2.5.1. ベースクロックの作成 x
2.2.5.1.1. 自動クロック検出および制約作成
2.2.5.2. 仮想クロックの作成 x
2.2.5.2.1. I/Oインターフェイスの不確実性の指定 2.2.5.2.2. I/Oインターフェイス・クロックの不確かさの例
2.2.5.3. 生成されたクロックの作成（create_generated_clock） x
2.2.5.3.1. クロック分・ディバイダーの例（-divide_by） 2.2.5.3.2. クロック・ジッターの例
2.2.5.5. クロックグループの作成（set_clock_groups） x
2.2.5.5.1. 排他的クロックグループ（-exclusive） 2.2.5.5.2. 非同期クロックグループ（-asynchronous） 2.2.5.5.3. set_clock_groups制約のヒント
2.2.5.6. クロック作用特性の制約 x
2.2.5.6.1. クロック遅延の設定（set_clock_latency） 2.2.5.6.2. クロック不確実性
2.2.6. I/O制約の作成 x
2.2.6.1. 入力制約（set_input_delay） 2.2.6.2. 出力制約（set_output_delay）
2.2.7. 遅延およびスキュー制約の作成 x
2.2.7.1. 高度なI/Oタイミングとボード・トレース・モデルの遅延 2.2.7.2. 最大スキュー（set_max_skew） 2.2.7.3. ネット遅延（set_net_delay） 2.2.7.4. タイミング・ネットリストの作成
2.2.8. 入力タイミング例外 x
2.2.8.1. タイミング例外の優先順位 2.2.8.2. フォルス・パス（set_false_path） 2.2.8.3. 最小および最大遅延 2.2.8.4. マルチサイクル･パス 2.2.8.5. マルチサイクル例外の例 2.2.8.6. 遅延注釈の強制 2.2.8.7. デザイン・パーティション・ポートの制約
2.2.8.4. マルチサイクル･パス x
2.2.8.4.1. 一般的なマルチサイクルのアプリケーション 2.2.8.4.2. マルチサイクルによるリラックスしたセットアップ（set_multicyle_path） 2.2.8.4.3. 位相シフトの説明（-phase）
2.2.8.5. マルチサイクル例外の例 x
2.2.8.5.1. デフォルトのマルチサイクル分析 2.2.8.5.2. End Multicycle Setup = 2およびEnd Multicycle Hold = 0 2.2.8.5.3. End Multicycle Setup = 2およびEnd Multicycle Hold = 1 2.2.8.5.4. デスティネーション・クロックオフセット付きの同じ周波数クロック 2.2.8.5.5. デスティネーション・クロックの周波数がソースクロック周波数の倍数である場合 2.2.8.5.6. デスティネーション・クロックの周波数がオフセットを持つソースクロック周波数の倍数である場合 2.2.8.5.7. ソースクロックの周波数がデスティネーション・クロックの周波数の倍数である場合 2.2.8.5.8. ソースクロックの周波数がオフセットを持つデスティネーション・クロックの周波数の倍数である場合
2.3. Timing AnalyzerのTclコマンド x
2.3.1. quartus_sta実行可能ファイル 2.3.2. コレクション・コマンド
2.3.2. コレクション・コマンド x
2.3.2.1. ワイルドカード文字 2.3.2.2. コレクション・アイテムの追加と削除 2.3.2.3. コレクションのクエリー 2.3.2.4. get_pinsコマンドの使用
1. タイミング解析の概要
2. Timing Analyzerの使用
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

1.1.7. タイミングペシミズム

共通クロック・パス・ペシミズム・リムーバルは、最大遅延と最小遅延間の差を適切なスラック計算式に加算することで、スタティック・タイミング解析中の共通クロックパスに関係する最小および最大遅延のバリエーションを考慮します。

2つの異なる遅延値が同一のクロックパスに使用されると、最小および最大遅延にばらつきが発生する可能性があります。たとえば、単純なセットアップ解析では、ソースレジスターへの最大クロックパス遅延はデータ到着時間の決定に使用され、デスティネーション・レジスターへの最小クロックパス遅延はデータ所要時間の決定に使用されます。しかし、ソースレジスターへのクロックパスとデスティネーション・レジスターへのクロックパスが同じ共通クロックパスを使用する場合、タイミング解析中に共通クロックパスをモデル化するために最大遅延と最小遅延の両方が使用されてしまいます。最大遅延と最小遅延の両方を使用すると、2つの異なる遅延値となり、最大遅延と最小遅延は同じクロックパスのモデル化には使用できないため、過度に悲観的な解析結果となります。

図 30. 一般的なレジスター間のパス

セグメントAはreg1とreg2間の共通クロックパスで、最小遅延は5.0ns、最大遅延は5.5nsです。最大遅延値と最小遅延値の差は共通クロックパス・ペシミズム・リムーバル値と等しくなります。この場合、共通クロックパス・ペシミズムは5.0nsです。Timing Analyzerは、適切なスラック方程式に共通クロックパス・ペシミズム・リムーバル値を加算し、全体的なスラックを決定します。よって、この例では共通クロックパス・ペシミズム・リムーバルを持たないレジスター間のセットアップ・スラックが0.7nsであれば、共通クロックパス・ペシミズム・リムーバルを持つスラックは1.2nsとなります。

また、共通クロック・パス・ペシミズム・リムーバルを使用すれば、レジスターの最小パルス幅を決定することも可能です。レジスターによって認識されるには、クロック信号はレジスターの最小パルス幅の要件を満たしている必要があります。最小Highタイムはポジティブエッジがトリガーするレジスターの最小パルス幅を定義し、最小Lowタイムはネガティブエッジがトリガーするレジスターの最小パルス幅を定義します。

レジスターの最小パルス幅に違反するクロック・パルスは、データがレジスターのデータ・ピンでラッチされる妨げとなります。最小パルス幅のスラックを算出するには、Timing Analyzerは実際の最小パルス幅の時間から要求される最小パルス幅を減算します。Timing Analyzerは、レジスターのクロック・ポートをフィードするクロックへ指定したクロック要件から、実際の最小パルス幅の時間を決定します。Timing Analyzerは、最大立ち上がり時間、最小立ち上がり時間、最大立ち下り時間、最小立ち下がり時間から、要求される最小パルス幅の時間を決定します。

図 31. HighパルスとLowパルスに要求される最小パルス幅の時間

共通クロック・パス・ペシミズムを使用すれば、最大立ち上がり時間から最小立ち上がり時間を引いた値、もしくは最大立ち下がり時間から最小立ち下がり時間を引いた値から、どちらか小さい方の値の分だけ最小パルス幅のスラックを増加させることができます。この例では、スラック値は0.3 ns(0.8 ns – 0.5 ns)と0.2 ns(0.9 ns – 0.7 ns)の小さい方の値である0.2 nsだけ増加させることが可能です。

レベル 2 の表題