インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

ID 683243
日付 9/30/2019
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ドキュメント目次

2.2.5.2.2. I/Oインターフェイス・クロックの不確かさの例

I/Oインターフェイスの不確実性を求めるには、仮想クロックを作成し、その仮想クロックに対してset_input_delayおよびset_output_delayコマンドを使用して、入力/出力ポートに遅延を割り当てる必要があります。

set_input_delayまたはset_output_delayコマンドがクロックポートまたはPLL出力を参照する場合、仮想クロックを使用すると、generate_clock_uncertaintyコマンドで内部クロック転送とI/Oインターフェイス・クロック転送に別々のクロック不確実性を適用できます。

次の例に示すように、I/Oポートを駆動している元のクロックと同じプロパティで仮想クロックを作成します。

I/Oインターフェイスを制約するSDCコマンド

# Create the base clock for the clock port
create_clock -period 10 -name clk_in [get_ports clk_in]
# Create a virtual clock with the same properties of the base clock
# driving the source register
create_clock -period 10 -name virt_clk_in
# Create the input delay referencing the virtual clock and not the base
# clock
# DO NOT use set_input_delay -clock clk_in <delay value>
# [get_ports data_in]
set_input_delay -clock virt_clk_in <delay value> [get_ports data_in]