インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

ID 683243
日付 9/30/2019
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ドキュメント目次

1.1.2. 優先セットアップ分析

クロック・セットアップ・チェックを実行するために、Timing Analyzerは、それぞれのレジスター間パスの各ローンチ・エッジとラッチ・エッジを解析することで、セットアップ関係を測定します。

Timing Analyzerは、デスティネーション・レジスターの各ラッチ・エッジに対し、ローンチ・エッジとしてソース・レジスターで最も近い前のクロック・エッジを使用します。次の図は、セットアップAおよびセットアップBの2 つのセットアップ関係を示しています。10nsのラッチ・エッジには、ローンチ・エッジとして動作する最も近いクロックは3nsで、セットアップAで表されています。20nsのラッチ・エッジには、ローンチ・エッジとして動作する最も近いクロックは19nsで、セットアップBで表されています。Timing Analyzerは最も制限されたセットアップ関係を解析します。この場合はセットアップBがそれにあたります。セットアップBの関係がデザイン要件を満たす場合、セットアップAもデフォルトで要件を満たしています。

図 7. セットアップ・チェック

Timing Analyzerは、クロック・セットアップ・チェックの結果をスラック値としてレポートします。スラックとは、タイミング要件を満たすかどうかを決定するマージンのことを指します。スラックが正であれば要件が満たされているマージンを示し、負であれば要件が満たされていないマージンを示しています。

図 8. 内部レジスタ間パスのクロック・セットアップ・スラック

Timing Analyzerは、データ到着時間の計算時に最大遅延を使用し、データ所要時間の計算時に最小遅延を使用してセットアップチェックを実行します。タイミングペシミズムが説明するように、最大到着パス遅延と最小必須パス遅延の間の広がりの一部は、パスの悲観的な除去で回復可能です。

図 9. 内部レジスタへの入力ポートからクロック·セットアップ·スラック
図 10. 内部レジスタから出力ポートへのクロック・セットアップ・スラック