インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

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ID 683243
日付 9/30/2019
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ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. Timing Analyzerの使用 A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. タイミング解析の概要 x
1.1. タイミング解析の基本概念 1.2. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 1.3. タイミング解析の概要ドキュメントの改訂履歴
1.1. タイミング解析の基本概念 x
1.1.1. タイミングパスとクロック解析 1.1.2. 優先セットアップ分析 1.1.3. クロック・ホールド・チェック 1.1.4. リカバリー時間とリムーバル時間 1.1.5. マルチサイクル･パス 1.1.6. 準安定解析 1.1.7. タイミングペシミズム 1.1.8. Clock-As-Data解析 1.1.9. TimeQuestタイミング解析
1.1.1. タイミングパスとクロック解析 x
1.1.1.1. タイミング・ネットリスト 1.1.1.2. タイミングパス 1.1.1.3. データ到着時間とクロック到着時間 1.1.1.4. ローンチ・エッジとラッチ・エッジ
1.1.5. マルチサイクル･パス x
1.1.5.1. マルチサイクル・クロック・ホールド 1.1.5.2. マルチサイクル・クロック・セットアップ
2. Timing Analyzerの使用 x
2.1. 基本的なタイミング解析フロー 2.2. タイミングの制約の使用 2.3. Timing AnalyzerのTclコマンド 2.4. インポートされたコンパイル結果のタイミング分析 2.5. インテル® Quartus® Prime プロ・エディションのユーザーガイド：Timing Analyzerのアーカイブ 2.6. インテル® Quartus® Prime Timing Analyzerの使用のドキュメントの改訂履歴
2.1. 基本的なタイミング解析フロー x
2.1.1. ステップ1：プロジェクトを開いてFitterを実行する 2.1.2. ステップ2：タイミング制約を指定する 2.1.3. ステップ3：一般的なTiming Analyzer設定を指定する 2.1.4. ステップ4：タイミング解析を実行する 2.1.5. ステップ5:タイミング解析結果を分析する
2.1.4. ステップ4：タイミング解析を実行する x
2.1.4.1. 動作条件の設定
2.1.5. ステップ5:タイミング解析結果を分析する x
2.1.5.1. タイミング・レポート・ファイル 2.1.5.2. Fmax Summaryレポート 2.1.5.3. Report Timingコマンド 2.1.5.4. Report CDC Viewerコマンド 2.1.5.5. CDCビューアーコマンドのレポート 2.1.5.6. 制約をタイミングレポートに関連付ける 2.1.5.7. Timing AnalyzerからDesign Assistantを実行 2.1.5.8. 他のツールでのタイミングパスの特定
2.2. タイミングの制約の使用 x
2.2.1. 推奨される初期SDC制約 2.2.2. SDCファイルの優先順位 2.2.3. 反復制約修正 2.2.4. エンティティー・バインドSDCファイルの使用 2.2.5. クロックの作成およびクロック制約 2.2.6. I/O制約の作成 2.2.7. 遅延およびスキュー制約の作成 2.2.8. 入力タイミング例外 2.2.9. フィッターの過剰制約の使用 2.2.10. 回路例とSDCファイル
2.2.1. 推奨される初期SDC制約 x
2.2.1.1. Create Clock画面 2.2.1.2. PLLクロックの導出（derive_pll_clocks） 2.2.1.3. クロック不確実性の導出（derive_clock_uncertainty） 2.2.1.4. クロックグループの設定（set_clock_groups）
2.2.4. エンティティー・バインドSDCファイルの使用 x
2.2.4.1. エンティティーにバインドされた制約スコープ 2.2.4.2. エンティティーにバインドされた制約の例
2.2.5. クロックの作成およびクロック制約 x
2.2.5.1. ベースクロックの作成 2.2.5.2. 仮想クロックの作成 2.2.5.3. 生成されたクロックの作成（create_generated_clock） 2.2.5.4. カスケード接続されたPLLクロック 2.2.5.5. クロックグループの作成（set_clock_groups） 2.2.5.6. クロック作用特性の制約
2.2.5.1. ベースクロックの作成 x
2.2.5.1.1. 自動クロック検出および制約作成
2.2.5.2. 仮想クロックの作成 x
2.2.5.2.1. I/Oインターフェイスの不確実性の指定 2.2.5.2.2. I/Oインターフェイス・クロックの不確かさの例
2.2.5.3. 生成されたクロックの作成（create_generated_clock） x
2.2.5.3.1. クロック分・ディバイダーの例（-divide_by） 2.2.5.3.2. クロック・ジッターの例
2.2.5.5. クロックグループの作成（set_clock_groups） x
2.2.5.5.1. 排他的クロックグループ（-exclusive） 2.2.5.5.2. 非同期クロックグループ（-asynchronous） 2.2.5.5.3. set_clock_groups制約のヒント
2.2.5.6. クロック作用特性の制約 x
2.2.5.6.1. クロック遅延の設定（set_clock_latency） 2.2.5.6.2. クロック不確実性
2.2.6. I/O制約の作成 x
2.2.6.1. 入力制約（set_input_delay） 2.2.6.2. 出力制約（set_output_delay）
2.2.7. 遅延およびスキュー制約の作成 x
2.2.7.1. 高度なI/Oタイミングとボード・トレース・モデルの遅延 2.2.7.2. 最大スキュー（set_max_skew） 2.2.7.3. ネット遅延（set_net_delay） 2.2.7.4. タイミング・ネットリストの作成
2.2.8. 入力タイミング例外 x
2.2.8.1. タイミング例外の優先順位 2.2.8.2. フォルス・パス（set_false_path） 2.2.8.3. 最小および最大遅延 2.2.8.4. マルチサイクル･パス 2.2.8.5. マルチサイクル例外の例 2.2.8.6. 遅延注釈の強制 2.2.8.7. デザイン・パーティション・ポートの制約
2.2.8.4. マルチサイクル･パス x
2.2.8.4.1. 一般的なマルチサイクルのアプリケーション 2.2.8.4.2. マルチサイクルによるリラックスしたセットアップ（set_multicyle_path） 2.2.8.4.3. 位相シフトの説明（-phase）
2.2.8.5. マルチサイクル例外の例 x
2.2.8.5.1. デフォルトのマルチサイクル分析 2.2.8.5.2. End Multicycle Setup = 2およびEnd Multicycle Hold = 0 2.2.8.5.3. End Multicycle Setup = 2およびEnd Multicycle Hold = 1 2.2.8.5.4. デスティネーション・クロックオフセット付きの同じ周波数クロック 2.2.8.5.5. デスティネーション・クロックの周波数がソースクロック周波数の倍数である場合 2.2.8.5.6. デスティネーション・クロックの周波数がオフセットを持つソースクロック周波数の倍数である場合 2.2.8.5.7. ソースクロックの周波数がデスティネーション・クロックの周波数の倍数である場合 2.2.8.5.8. ソースクロックの周波数がオフセットを持つデスティネーション・クロックの周波数の倍数である場合
2.3. Timing AnalyzerのTclコマンド x
2.3.1. quartus_sta実行可能ファイル 2.3.2. コレクション・コマンド
2.3.2. コレクション・コマンド x
2.3.2.1. ワイルドカード文字 2.3.2.2. コレクション・アイテムの追加と削除 2.3.2.3. コレクションのクエリー 2.3.2.4. get_pinsコマンドの使用
1. タイミング解析の概要
2. Timing Analyzerの使用
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

2.1.5.6. 制約をタイミングレポートに関連付ける

結果を理解するには、タイミング解析レポートでタイミング制約と違反がどのように表示されるかを理解することが重要です。次の例は、特定の制約がタイミング解析レポートに与える影響を示しています。 ほとんどのタイミング制約は、クロックの起動とラッチエッジにのみ影響します。具体的には、create_clockとcreate_generated_clockはデフォルトの関係でクロックを作成します。ただし、set_multicycle_path例外は、それぞれデフォルトのセットアップとホールドの関係を変更します。set_max_delayおよびset_min_delay制約は、起動およびラッチエッジの最大および最小遅延を明示的に示す低レベルのオーバーライドです。

次の図は、特定のパスでReport Timingを実行した結果を示しています。

次の例では、デザインに10 nsの周期でソースおよびデスティネーションレジスターを駆動するクロックが含まれています。これにより、次のコマンドから10 ns（起動エッジ= 0 ns、ラッチエッジ= 10 ns）のセットアップ関係と0 ns（起動エッジ= 0 ns、ラッチエッジ= 0 ns）の保持関係が作成されます。 
create_clock -name clocktwo -period 10.000 [get_ports {clk2}]
図 46. セットアップ関係10ns、ホールド関係0ns
set_multicycle_path制約は、セットアップ関係を緩和するためにマルチサイクルを追加するか、ウィンドウを開き、ホールド関係が0 nsの間にセットアップ関係を20 nsにします。 
set_multicycle_path -from clocktwo -to clocktwo -setup -end 2
set_multicycle_path -from clocktwo -to clocktwo -hold -end 1
図 47. セットアップ関係

set_max_delayおよびset_min_delay制約は、セットアップ関係を明示的にオーバーライドします。これらのさまざまな制約で変更されるのは、セットアップおよびホールド解析の起動エッジ時間とラッチエッジ時間のみであることに注意してください。他のすべてのラインアイテムは、FPGA内の遅延から発生し、特定のフィットに対して静的です。これらのレポートを表示して、制約がタイミングレポートに与える影響を分析します。

図 48. set_max_delayの使用

I/Oの場合、set_input_delayおよびset_output_delay制約を追加する必要があります。これらの制約は、デザインのI/Oポートに接続するFPGAデザインの外部からの信号の遅延を示します。これらの制約の値は、外部レジスターとデザイン上のポート間の外部信号の遅延です。set_input_delayおよびset_output_delayの-clock引数は、外部信号が属するクロックドメイン、またはI/Oポートに接続された外部レジスターのクロックドメインを指定します。-minおよび-maxオプションは、ワーストケースまたはベストケースの遅延を指定します。どちらのオプションも指定しないと、ワーストケースとベストケースの遅延が等しくなります。 I/O遅延は、TypeカラムにiExtまたはoExtとして表示されます。例は、set_output_delay -max 1.0およびset_output_delay -min -0.5の出力ポートです。詳細については、「仮想クロックの作成」および「I/O制約の作成」を参照してください。

図 49. set_min_delayの使用

クロック関係は、転送の起動とラッチのクロックエッジの差であり、クロック波形、マルチサイクル制約、最小および最大遅延制約によって決定されます。Timing AnalyzerはまたoExt値としてset_output_delayの値を追加します。出力の場合、これは分析の外部部分であるため、この値はData Required Pathの一部です。Data Arrival PathはData Required Pathよりも短くなければならないため、セットアップレポートでは-max値が差し引かれ、セットアップ関係が満たされにくくなります。Timing Analyzerは、-min値も減算します。この減算は、負の数がより制限的なホールドタイミングを引き起こす理由です。Data Arrival PathはData Required Pathより長くなければなりません。

関連情報
レベル 2 の表題