インテル® Quartus® Prime プロ・エディションのユーザーガイド: Timing Analyzer

ID 683243
日付 9/30/2019
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ドキュメント目次

2.2.1.3. クロック不確実性の導出(derive_clock_uncertainty)

Derive Clock Uncertaintyderive_clock_uncertainty)制約は、デザインのクロック間転送のセットアップおよびホールドクロックの不確実性を適用します。この不確実性は、PLLジッター、クロック・ツリー・ジッター、その他の不確実性要因などの特性を表します。

Add clock uncertainty assignment-add)をイネーブルして、Set Clock Uncertaintyset_clock_uncertainty)制約からクロック不確実性の値を追加できます。set_clock_uncertainty制約をOverwrite existing clock uncertainty assignments-overwrite)できます。

create_clock -period 10.0 -name fpga_sys_clk [get_ports fpga_sys_clk] \
	derive_clock_uncertainty -add - overwrite

.sdcファイルからderived_clock_uncertaintyを省略すると、Timing Analyzerは警告を生成します。