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1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装
2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装
2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装
2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装
2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装
2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装
2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装
2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン
3.3. IP のコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号
3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FEC の信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMA のコントロール信号
3.4.7. RX PMA のステータス信号
3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. F タイル PMA/FEC Direct PHY デザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション
5.8. F タイル・インターフェイスのプランニング
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3.14.1.3. TX イコライザーの設定
TX イコライザーの設定では、PMA TX バッファーを調整し、リンク・パフォーマンスを最適化する方法を提供します。
TX イコライザーの設定を更新するには、次の手順に従います。
- csr_txffe_coeff_load (0x45080[0]) を 1’b0 に設定します。
- TX イコライザーの係数を有効な設定に設定します。
- TX イコライザー・プリカーソル 3 レジスター csr_txffe_coeff_p5 (0x45084[23:18])
- TX イコライザー・プリカーソル 2 レジスター csr_txffe_coeff_m2 (0x45080[7:2])
- TX イコライザー・プリカーソル 1 レジスター csr_txffe_coeff_m1 (0x45080[13:8])
- TX イコライザー・メインカーソル・レジスター csr_txffe_coeff_0 (0x45080[20:14])
- TX イコライザー・ポストカーソル 1 レジスター csr_txffe_coeff_p1 (0x45080[26:21])
- TX イコライザー・ポストカーソル 2 レジスター csr_txffe_coeff_p2 (0x45084[5:0])
- TX イコライザー・ポストカーソル 3 レジスター csr_txffe_coeff_p3 (0x45084[11:6])
- TX イコライザー・ポストカーソル 4 レジスター csr_txffe_coeff_p4 (0x45084[17:12])
- csr_txffe_coeff_load (0x45080[0]) を 1’b1 にトグルし、1’b0 に戻します。
注: TX PMA イコライザーのパラメーターの範囲に関しては、NRZ および PAM4 モードにおける FHT トランスミッター PMA イコライザーのパラメーターを参照してください。
表 83. メインカーソル (C0) の実際の係数値 メインカーソル (C0): レジスター 0x45080[20:14] の設定 (10進数)
実際の係数値 0 0 1 0.5 2 1 … … 82 41 83 41.5 表 84. プリカーソル (C-1) とポストカーソル (C1) の実際の係数値 プリカーソル (C-1): レジスター 0x45080[13:8]
ポストカーソル (C1): レジスター 0x45080[26:21]
の設定 (10進数)
実際の係数値 0 0 1 0.5 2 1 … … 30 15 31 15.5 32 -16 33 -15.5 … … 62 -1 63 -0.5 表 85. プリカーソル (C-2、C-3) とポストカーソル (C2、C3、C4) の実際の係数値 プリカーソル (C-2): レジスター 0x45080 [7:2]
プリカーソル (C-3): レジスター 0x45084[23:18]
ポストカーソル (C2): レジスター 0x45084[5:0]
ポストカーソル (C3): レジスター 0x45084[11:6]
ポストカーソル (C4): レジスター 0x45084[17:12]
の設定 (10進数)
実際の係数値 0 0 1 0.25 2 0.5 … … 30 7.5 31 7.75 32 -8 33 -7.75 … … 62 -0.5 63 -0.25