4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP 使用時のガイドライン

F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド

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日付 6/26/2023

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4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP 使用時のガイドライン

F-Tile Reference and System PLL Clocks Intel® FPGA IP を正しく使用するには、次のガイドラインに従う必要があります。

F-Tile Reference and System PLL Clocks Intel® FPGA IP はかならず、F-Tile PMA/FEC Direct PHY Intel® FPGA IP またはプロトコル IP に接続する必要があります。F-Tile Reference and System PLL Clocks Intel® FPGA IP をスタンドアロン IP としてコンパイルまたはシミュレーションすることはできません。
システム PLL リファレンス・クロックは、起動後に安定している必要があります。このリファレンス・クロックは、デバイスの動作時に常に提供されている必要があり、切断しないようにします。これを満たすことができない場合は、デバイスをリコンフィグレーションする必要があります。システム PLL リファレンス・クロックを一時的に喪失すると、最初のデバイス・リコンフィグレーションを試みた際に失敗することがあります。これが発生した場合は、2 回目の FPGA リコンフィグレーションを試みてください。
F-Tile Reference and System PLL Clocks Intel® FPGA IP のリファレンス・クロックとシステム PLL 出力ポートは、 F-Tile Reference and System PLL Clocks Intel® FPGA IP と F-Tile PMA/FEC Direct PHY Intel® FPGA IP の間のポート接続ガイドラインで示されるように、F-Tile PMA/FEC Direct PHY Intel® FPGA IP の入力に接続する必要があります。または、プロトコル IP に接続します。
F-Tile Reference and System PLL Clocks Intel® FPGA IP で指定されているリファレンス・クロックおよびシステム PLL の周波数が、F-Tile PMA/FEC Direct PHY Intel® FPGA IP またはプロトコル IP で指定されているリファレンス・クロックおよびシステム PLL の周波数と一致していることを確認する必要があります。周波数が一致していない場合は、インテル® Quartus® Prime プロ・エディション・ソフトウェアで Support-Logic Generation に失敗します。
各 F タイルで少なくとも 1 つのシステム PLL を有効にする必要があります。これは F タイルのコンフィグレーションを正常に終了するための要件です。データパスで PMA クロックモードを使用している場合でも、少なくとも 1 つのシステム PLL を有効にする必要があります。デザインで 1 つのシステム PLL が有効になっており、システム PLL でのクロック提供に使用する場合は、F タイルのコンフィグレーションに別のシステム PLL は必要ありません。システム PLL を F タイルのコンフィグレーションにのみ使用する (つまり、すべてのレーンで PMA クロックモードを使用する) 場合は、次のガイドラインが適用されます。
- System PLL #0 を有効にする必要があります。System PLL #1 または System PLL #2 を有効にしている場合は、インテル® Quartus® Prime プロ・エディション・ソフトウェアで Support-Logic Generation のステップに失敗します。
- システム PLL の出力を接続されていない状態にする必要があります。これは、システム PLL の出力を未接続にしておくことができる唯一の例外です。他のシナリオではすべて、システム PLL の出力を F-Tile PMA/FEC Direct PHY Intel® FPGA IP またはプロトコル IP に接続する必要があります。
- FGT PMA を使用していない場合、システム PLL へのリファレンス・クロック接続は必要ありません (つまり、リファレンス・クロックを接続する必要はありません)。ただし、リファレンス・クロックを接続すると、コンフィグレーションがより早く完了します。
- FGT PMA を使用している場合は、システム PLL へのリファレンス・クロック接続が必要です (つまり、リファレンス・クロックを接続する必要があります)。
単一の F タイル内で複数のインターフェイスまたはプロトコルベースの IP コアをインスタンス化する場合は、F-Tile Reference and System PLL Clocks Intel® FPGA IP の 1 つのインスタンスのみを使用して、以下をコンフィグレーションする必要があります。
- 単一の F タイル内に複数のインターフェイスを実装するために必要な FGT PMA (最大 10) および FHT PMA (最大2) のリファレンス・クロックすべて
- 単一の F タイル内に複数のインターフェイスを実装するために必要な FHT 共通 PLL すべて (最大2)
- 単一の F タイル内に複数のインターフェイスを実装するために必要なシステム PLL すべて (最大3)
- 単一の F タイル内に複数のインターフェイスを実装するために必要なシステム PLL のリファレンス・クロックすべて (最大8、FGT PMA と共有)。

単一の F タイル内で複数のインターフェイスまたはプロトコルベースの IP コアを設計する場合、使用できるシステム PLL は 3 つだけです。例えば、1 つのシステム PLL を PCIe に使用し、残りの 2 つをイーサネットおよびその他のプロトコルに使用することができます。ただし、他の使用例には、3 つすべてをイーサネットや PMA Direct デジタルブロック内のさまざまなインターフェイスに使用できるものもあります。システム PLL は 3 つしかないため、場合によっては、ラインレートが異なる複数のインターフェイスまたはプロトコルベースの IP コアでシステム PLL を共有する必要があります。システム PLL を共有している際は、ラインレートが最も高いインターフェイスによってシステム PLL の周波数が決まります。より低いラインレートのインターフェイスはオーバークロックする必要があります。

IP のパラメーター・エディターにおけるリファレンス・クロック、システム PLL、および共通 PLL の選択はすべて、論理です。.qsf 割り当てにより、これらの論理選択を物理リソースにマッピングします。

システム PLL のリファレンス・クロック・ソースには 10 個のリファレンス・クロック (リファレンス・クロック #0 から #9) がリストされますが、8 個の物理リファレンス・クロックのみがシステム PLL にクロックを提供することができます。例えば、リファレンス・クロック #10 をシステム PLL のリファレンス・クロック・ソースとして選択することはできますが、このリファレンス・クロックは、FGT/システム PLL のリファレンス・クロック位置 0 から 7 に物理的にマッピングする必要があります。それには、.qsf 割り当てを指定します。
FGT CDR Output (RX リカバリークロック出力) を有効にする場合は、対応する FGT PMA を FGT クアッド 2 または 3 に物理的にマッピングし、FGT CDR Output (RX リカバリークロック出力) を FGT リファレンス・クロック位置の 8 または 9 (出力としてコンフィグレーション) に物理的にマッピングする必要があります。
有効になっている FGT/システム PLL のリファレンス・クロックと FGT CDR クロック出力の総数が 10 を超えないようにします。

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