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Ixiasoft
1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装
2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装
2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装
2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装
2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装
2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装
2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装
2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン
3.3. IP のコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号
3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FEC の信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMA のコントロール信号
3.4.7. RX PMA のステータス信号
3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. F タイル PMA/FEC Direct PHY デザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション
5.8. F タイル・インターフェイスのプランニング
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3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号
信号名 | クロックドメイン/リセット | 方向 | 詳細 |
---|---|---|---|
tx_pmaif_fifo_empty [(N*X)-1:0] | 非同期 | 出力 | PMA インターフェイス TX FIFO が空の状態です。 |
tx_pmaif_fifo_pempty [(N*X)-1:0] | 非同期 | 出力 | PMA インターフェイス TX FIFO が部分的に空の状態です。 |
tx_pmaif_fifo_pfull [(N*X)-1:0] | 非同期 | 出力 | PMA インターフェイス TX FIFO が部分的に満たされています。 |
rx_pmaif_fifo_empty [(N*X)-1:0] | 非同期 | 出力 | PMA インターフェイス RX FIFO が空の状態です。 |
rx_pmaif_fifo_pempty [(N*X)-1:0] | 非同期 | 出力 | PMA インターフェイス RX FIFO が部分的に空の状態です。 |
rx_pmaif_fifo_pfull [(N*X)-1:0] | 非同期 | 出力 | PMA インターフェイス RX FIFO が部分的に満たされています。 |
tx_fifo_full [(N*X)-1:0] | tx_coreclkin tx_reset |
出力 | コア・インターフェイス TX FIFO のフルの状態を示すポートです。 |
tx_fifo_empty [(N*X)-1:0] | TX ワードクロック TX ボンディング・クロック システム PLL クロック |
出力 | コア・インターフェイス TX FIFO の空の状態を示すポートです。 |
tx_fifo_pfull [(N*X)-1:0] | tx_coreclkin tx_reset |
出力 | コア・インターフェイス TX FIFO が部分的に満たされていることを示すポートです。 |
tx_fifo_pempty [(N*X)-1:0] | TX ワードクロック TX ボンディング・クロック システム PLL クロック |
出力 | コア・インターフェイス TX FIFO が部分的に空であることを示すポートです。 |
rx_fifo_full [(N*X)-1:0] | 転送クロック: ワードクロック ボンディング・クロック システム PLL クロック rx_reset |
出力 | コア・インターフェイス RX FIFO のフルの状態を示すポートです。 |
rx_fifo_empty [(N*X)-1:0] | rx_coreclkin rx_reset |
出力 | コア・インターフェイス RX FIFO の空の状態を示すポートです。 |
rx_fifo_pfull [(N*X)-1:0] | 転送クロック: ワードクロック ボンディング・クロック システム PLL クロック rx_reset |
出力 | コア・インターフェイス RX FIFO が部分的に満たされていることを示すポートです。 |
rx_fifo_pempty [(N*X)-1:0] | rx_coreclkin rx_reset |
出力 | コア・インターフェイス RX FIFO が部分的に空であることを示すポートです。 |
tx_dll_lock [(N*X)-1:0] | tx_reset | 出力 | データ転送の TX DLL ロックステータス信号です。コア・インターフェイス FIFO がエラスティック・モードの際にこの信号を監視し、tx_dll_lock ポートがアサートするまで待機してから、コア・インターフェイス FIFO の書き込みイネーブルビットをアサートします。さまざまなコンフィグレーションにおける TX および RX のパラレル・データ・マッピング情報 を参照してください。 |
rx_fifo_rd_en [(N*X)-1:0] | rx_coreclkin rx_reset |
入力 | コア・インターフェイス RX FIFO の読み出しイネーブルポートです。 |